资源列表
[VHDL编程] shuzipaobiao
说明：数字跑表 已经验证 请放心下载 基于fpga-Digital stopwatch has been verified, please rest assured download<h> 在 2025-02-03 上传 | 大小：49kb | 下载：0
[VHDL编程] DE2_115_TV
说明：FPGA project to overlay text/graphics information on video that uses Composite videc ADC ADV7180 and VGA DAC ADV7123<KWIer> 在 2025-02-03 上传 | 大小：718kb | 下载：0
[VHDL编程] zhuangtaiji
说明：基于FPGA 的状态机 已经验证 请放心下载-FPGA-based state machine has been verified, please rest assured download<h> 在 2025-02-03 上传 | 大小：1.06mb | 下载：0
[VHDL编程] DE2_115_PS2_DEMO
说明：Simple PS/2 controller in Verilog HDL to demonstrate bidir communication between PC/2 controller and PC mouse slave device<KWIer> 在 2025-02-03 上传 | 大小：111kb | 下载：0
[VHDL编程] DE2_115_WEB_SERVER_MII_ENET0
说明：Simple HTTP server using sockets interface of NicheStack TCP/IP and NIOS II SCPU to serve HTML, JPEG, GIF PNG, JS, CSS, SWF, content using RGMII on DE2-115 board<KWIer> 在 2025-02-03 上传 | 大小：5.86mb | 下载：0
[VHDL编程] new-project
说明：基于verilog的贪吃蛇 苹果同屏幕同时出现，贪吃蛇吃完所有苹果游戏结束，贪吃蛇的另一种写法-Based on the same screen verilog Snake Apple simultaneously, Snake eating all the apples end of the game, Snake' s another way<guan> 在 2025-02-03 上传 | 大小：6.13mb | 下载：0
[VHDL编程] sine-function-generator-design
说明：一个正弦发生器的设计，应用于EP2C35F672C6开发板，仿真环境为Quartus II 9.1 -A sine generator design, based on EP2C35F672C6 board. Simulated in Quartus II 9.1<xipeng> 在 2025-02-03 上传 | 大小：1.21mb | 下载：0
[VHDL编程] 3.UART_test
说明：FPGA的UART通信实验，已经过验证，使用verilog程序编写。-The FPGA UART communication experiment has been verified using verilog programming.<大师兄> 在 2025-02-03 上传 | 大小：275kb | 下载：0
[VHDL编程] duty-cycle
说明：FPGA的测试占空比程序，已经过验证，自己编写，使用verilog程序-FPGA-duty test procedures have been verified, their preparation, use verilog program<大师兄> 在 2025-02-03 上传 | 大小：5.18mb | 下载：0