[VHDL编程] FPGA_LCD_BEST

说明：FPGA液晶驱动程序，调试通过，可以直接在硬件上跑-This code is directly through debugging in hardware to run
<付勇> 在 2025-02-07 上传 | 大小：709kb | 下载：0

[VHDL编程] vhdl_text3

说明：设计一个数据宽度8bit，深度是16的 同步FIFO(读写用同一时钟)，具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz， 将1－16连续写入FIFO，写满后再将其读出来（读空为止）。 仿真上述逻辑的时序-Design a data width 8bit depth of 16 the synchronization FIFO (read and write with the same
<jiange> 在 2025-02-07 上传 | 大小：6kb | 下载：0

[VHDL编程] led_display

说明：用fpga芯片实现7段数码管静态显示7128-Using the fpga chip realize 7 period of digital tube static display 7128
<xuyawang> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd_driver

说明：在1602液晶模块上显示字符串，其中第一行显示“Welcom to hx" 在第二行显示“www.mcuhx.com- in 1602 LCD module display on a string, including the first line shows "Welcom to hx" In the second row shows "www.mcuhx.com
<xuyawang> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] div_5

说明：用Verilog语言写五分频电路，占空比为50％-language to write fifth frequency circuit, the duty cycle of 50
<le> 在 2025-02-07 上传 | 大小：170kb | 下载：0

[VHDL编程] four_adder

说明：通过调用被实例化的模块来实现四位全加器功能-Four full adder function is achieved by calling the module is instantiated
<王泉> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] SAYEH

说明：Verilog 数字系统设计---综合、测试平台与验证 .书中源程序-cpu in verilog descr iption. include C language source
<赵亮> 在 2025-02-07 上传 | 大小：319kb | 下载：0

[VHDL编程] fpga_msp430

说明：fpga和msp430进行通信，包括他们之间的通信协议-Fpga and msp430 in communication，Including the communication protocol between them
<> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] jishuqi

说明：在fpga实验版上实现4位7段数码管动态显示，数字递增-In fpga experimental edition to realize four 7 period of digital tube dynamic display, digital increasing
<xyleader> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] fpga_test

说明：此程序用来测试fpga和msp430单片机通信是否正确-This procedure used to test fpga and msp430 single chip microcomputer communication is correct
<xyleader> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] autoseller

说明：autoseller machine is the main function of the code with the language of verilog. it is accomplished with the state machine.
<LI> 在 2025-02-07 上传 | 大小：322kb | 下载：0

[VHDL编程] FIFO

说明：FIFO is accomplished with the code which is written using the language of verilog.FIFO is the means of first output while first input
<LI> 在 2025-02-07 上传 | 大小：61kb | 下载：0