资源列表

« 1 2 ... .13 .14 .15 .16 .17 3018.19 .20 .21 .22 .23 ... 4311 »

[VHDL编程design_5

说明:将48M时钟信号分频为1Khz信号,并由dig(2:0)输出。因为实验板的七段译码显示器均公用同一数据线,所以必须提供一个较快的扫描信号(由于人的视觉停留,这个扫描信号必须要大于20hz,系统设计中用的是1Khz)通过扫描将选手号和抢答倒计时和答题倒计时显示分时显示在不同的七段译码显示器上,此系统中用dig(2:0)三位通过3_8译码器分时选3个七段译码显示器。-48M clock signal divider 1Khz signal
<张永满> 在 2025-02-08 上传 | 大小:55kb | 下载:0

[VHDL编程video_stream_scaler

说明:该模块能对视频分辨实时缩放,采用最近邻域和双线性差值算法。该模块可以实时配置输入输出的分辨率、缩放因子,缩放算法类型等参数,也可在编译时采用默认配置。-The Video Stream Scaler (streamScaler) performs resizing of video streams in a low latency manner, resizing with either bilinear or nearest-neig
<高军> 在 2025-02-08 上传 | 大小:11.21mb | 下载:0

[VHDL编程sdram_controller

说明:该模块是一个基于FPGA的SDRAM控制器,该模块有两个接口,一个接口是系统接口,一个连接SDRAM的接口。可以适应不同速度和带宽的SDRAM。-This application note describes the design of a FPGA SDRAM controller.The controller has a system interface on one side and a SDRAM controller for
<高军> 在 2025-02-08 上传 | 大小:298kb | 下载:0

[VHDL编程ECE545_lecture9_FPGAs_6.pdf

说明:FPGA Lecture, from gmu.edu. Mostly based on Xilinx architectures but also partly on others.
<Jomu> 在 2025-02-08 上传 | 大小:3.97mb | 下载:0

[VHDL编程DAC0832

说明:DAC0832的Verilog代码,适用于与ADC0809同时学习,效果明显!-DAC0832 Verilog code, applicable at the same time with ADC0809 learning, the effect is obvious!
<杨开意> 在 2025-02-08 上传 | 大小:22kb | 下载:0

[VHDL编程and_gate

说明:this is usefulland we can do it further also
<brijesh> 在 2025-02-08 上传 | 大小:969kb | 下载:0

[VHDL编程and3

说明:and3仿真示例结果,模块输入型;三个输入端口,与操作。-The simulation example and3
<beginner> 在 2025-02-08 上传 | 大小:112kb | 下载:0

[VHDL编程or3

说明:or3,实现3输入,或操作;模块输入,仿真时序图、功能图。-The simulation example or3
<beginner> 在 2025-02-08 上传 | 大小:110kb | 下载:0

[VHDL编程dff

说明:D触发器,以模块输入形式,仿真得到时序图、功能图-The simulation example of dff
<beginner> 在 2025-02-08 上传 | 大小:116kb | 下载:0

[VHDL编程138

说明:74138译码器,以模块输入形式,实现时序仿真和功能仿真。-The simulation example of 138
<beginner> 在 2025-02-08 上传 | 大小:126kb | 下载:0

[VHDL编程PLD-sub

说明:sub,加法器,quartusII中模块输入形式,仿真加法器时序和功能-a simulation example of sub
<beginner> 在 2025-02-08 上传 | 大小:205kb | 下载:0

[VHDL编程quartus-mult

说明:mult,在quartusII中,以模块输入形式,仿真乘法器mult,得到时序图和功能图-a simulation example of mult
<beginner> 在 2025-02-08 上传 | 大小:292kb | 下载:0
« 1 2 ... .13 .14 .15 .16 .17 3018.19 .20 .21 .22 .23 ... 4311 »

源码中国 www.ymcn.org