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[VHDL编程led

说明:在nios环境下,结合verilog语言开发,功能是永远不变的流水灯操作-Nios environment, combined with the verilog language development, the function is always the same water lamp operation
<zq> 在 2025-04-24 上传 | 大小:7.15mb | 下载:0

[VHDL编程SDRAM

说明:在nios环境下,结合verilog语言开发,功能是往SDRAM里面写0-99并打印出来-Nios environment, combined with the verilog language development function is to write to the SDRAM inside 0-99 and print out
<zq> 在 2025-04-24 上传 | 大小:16.16mb | 下载:0

[VHDL编程sysclk

说明:在nios环境下,结合verilog语言开发,功能是验证系统的定时器功能-Nios environment, combined with the verilog language development, functional verification system timer function
<zq> 在 2025-04-24 上传 | 大小:16.83mb | 下载:0

[VHDL编程timer

说明:在nios环境下,结合verilog语言开发,功能是结合系统定时器的流水灯操作-Nios environment, combined with the verilog language development is a combination of water of the system timer lamp operating
<zq> 在 2025-04-24 上传 | 大小:16.23mb | 下载:0

[VHDL编程FPGA

说明:vga的图像动态显示,用verilog编写,运行成功。对初学者很有帮助。-vga image dynamic, with verilog to write and run successfully. Useful for beginners.
<刘宝廷> 在 2025-04-24 上传 | 大小:61kb | 下载:0

[VHDL编程apbctrl

说明:amba2.0标准,apb总线控制器的实现,来自leon3开源代码-amba2.0 standard the implementation of apb bus controller, from leon3 open source code.
<张鹏> 在 2025-04-24 上传 | 大小:4kb | 下载:0

[VHDL编程irqmp

说明:leon3系统中中断控制器的实现,该代码已经做了详细的中文注释-leon3 system interrupt controller, the code has a detailed annotation of Chinese
<张鹏> 在 2025-04-24 上传 | 大小:4kb | 下载:0

[VHDL编程dsu

说明:leon3系统中的dsu(debug support unit)模块的代码和说明文档的中文版,代码已注释-code and documentation of the Chinese version of the leon3 system dsu (debug support unit) module, the code has annotations
<张鹏> 在 2025-04-24 上传 | 大小:271kb | 下载:0

[VHDL编程ddr2

说明:leon3系统中ddr2控制器的相关代码(还包包括存储器的仿真模型),该控制器可以与amba2.0的ahb总线相连,机构比较复杂,代码量很大-ddr2 controller code (package includes the memory of the simulation model) leon3 system, the controller can with amba2.0 the ahb bus connected to mor
<张鹏> 在 2025-04-24 上传 | 大小:214kb | 下载:0

[VHDL编程pwm_out

说明:用verilog hdl编写的高效PWM模块,可以通过键盘控制占空比和周期,并在数码管上得以显示-Verilog hdl write efficient PWM module can be controlled through the keyboard duty cycle and cycle and can be displayed on the digital tube
<钱世俊> 在 2025-04-24 上传 | 大小:408kb | 下载:0

[VHDL编程sram_fifo_uart

说明:用verilog HDL编写的SRAM+FIFO+UART模块,欢迎各位指点 -Welcome to the guidance written in verilog HDL SRAM+FIFO+UART module
<钱世俊> 在 2025-04-24 上传 | 大小:2.2mb | 下载:0

[VHDL编程dianji

说明:用VERILOG HDL编写的通过状态机控制步进电机的例程,很经典-VERILOG HDL prepared by the state machine to control the stepper motor routines, classic
<钱世俊> 在 2025-04-24 上传 | 大小:290kb | 下载:0
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