[VHDL编程] fir_filter_generator

说明：FIR有限冲击响应滤波器verilog代码和测试-FIR finite FIR filter verilog code and test
<李雪利> 在 2025-02-14 上传 | 大小：1.76mb | 下载：0

[VHDL编程] viterbi_decoder_axi4s

说明：Viterbi译码器的verilog代码和测试-Verilog code and testing of the Viterbi decoder
<李雪利> 在 2025-02-14 上传 | 大小：18.05mb | 下载：0

[VHDL编程] spi_slave

说明：SPI的verilog源代码，可以和DSP2812通信，已经试过，可行。-SPI verilog source code
<达达> 在 2025-02-14 上传 | 大小：1kb | 下载：0

[VHDL编程] adder

说明：This the program for addition in verilog-This is the program for addition in verilog
<chella> 在 2025-02-14 上传 | 大小：301kb | 下载：0

[VHDL编程] Q

说明：高级FPGA 教学实验平台实验指导书－逻辑设计-Advanced FPGA teaching experimental platform for experimental instructions- logic design
<boseylee> 在 2025-02-14 上传 | 大小：1.04mb | 下载：0

[VHDL编程] module-ad

说明：AD控制程序,基于Verilog语言来编写程序代码.-AD control program based on the Verilog language to write code.
<erick> 在 2025-02-14 上传 | 大小：4kb | 下载：0

[VHDL编程] debug

说明：基于LEON3的片上网络调试系统和相关的技术资料-The LEON3 the network on chip debug system and related technical information
<胡永春> 在 2025-02-14 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：一分频，通过计数器原理得到的一分频。十分简洁，适合初学者-A divide, a divide counter principle. Very simple, suitable for beginners
<郭稳> 在 2025-02-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 8-Bit-Simple-Up-Counter

说明：简单的，计数器，上升沿有效。经过ise13.1测试，完全符合逻辑-Simple, counters, and the positive edge. Tested
<郭稳> 在 2025-02-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 8-Bit-Up-Counter-With-Load

说明：8位计数器，能实现加减计数，经过ise 测试仿真了。符合逻辑-8-bit counter, plus or minus count after ise test simulation. Logical
<郭稳> 在 2025-02-14 上传 | 大小：1kb | 下载：0

[VHDL编程] Divide-by-2-Counter

说明：2分频，通过计数器实现，很实用的，可以作为时钟驱动。-Divide by the counter to achieve very practical, can be used as clock driver.
<郭稳> 在 2025-02-14 上传 | 大小：1kb | 下载：0

[VHDL编程] Gray-Counter

说明：格雷码，用于理解格雷码的的功能，减少出错。同样对于卡诺图很用吧。-Gray code, Gray code, the function used to understand and reduce errors. The same for the Karnaugh map.
<郭稳> 在 2025-02-14 上传 | 大小：1kb | 下载：0