[VHDL编程] LCD1

说明：lcd code for microcontroller
<pari> 在 2025-02-21 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：Verilog HDL语言编写异步FIFO-Verilog HDL language, asynchronous FIFO
<赵鑫> 在 2025-02-21 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL

说明：带有CDR和曼彻斯特编解码的串行接口，代码编译仿真成功过-Control Link Serial Interface with Manchester and CDR
<chengjw> 在 2025-02-21 上传 | 大小：13kb | 下载：0

[VHDL编程] ddr2_sdram_latest[1].tar

说明：ddr2 sdram 控制器的vhdl源码,并包括了ddr2 sdram芯片的仿真模型-DDR2 sdram controller VHDL source code and ddr2 sdram simulation module
<hxr> 在 2025-02-21 上传 | 大小：1.7mb | 下载：0

[VHDL编程] FPGA--DDS

说明：文章介绍了用FPGA实现DDS的各个功能模块，实现与DDS相同的功能。-This paper introduced the method of using FPGA to instead DDS that have the same function.
<陈楠> 在 2025-02-21 上传 | 大小：269kb | 下载：0

[VHDL编程] msp430x41x

说明：低电源电压范围为1.8 V至3.6 V 超低功耗： - 主动模式：280μA，在1 MHz，2.2伏 - 待机模式：1.1μA - 关闭模式（RAM保持）：0.1μA 五省电模式 欠待机模式唤醒 超过6微秒 16位RISC架构， 125 ns指令周期时间 12位A/ D转换器具有内部 参考，采样和保持，并 AutoScan功能 16位Timer_B随着三† 或七R
<苏春明> 在 2025-02-21 上传 | 大小：1.84mb | 下载：0

[VHDL编程] A7105-Datasheet-v1.1

说明：无线A7105说明书 0.0 Initial issue. 0.1 Modified specification and add section for TX power setting 0.2 Add top marking info., reflow profile, Carry tape & reel dimensi 0.3 Modify descr iption of state machine and FIFO
<苏春明> 在 2025-02-21 上传 | 大小：1.88mb | 下载：0

[VHDL编程] ddr_sdr_latest[1].tar

说明：ddr sdram 控制器的接口，为工业标准化存储设备提供简单的接口-The DDR SDRAM Controller provides the user with a simplified interface to industry standard memory devices. Using this controller makes accesses to DDR SDRAM devices as simple
<hxr> 在 2025-02-21 上传 | 大小：79kb | 下载：0

[VHDL编程] Hall-element-tachometer-circuit

说明：下面以常见的玩具电机作为测速对象，用CS3020设计信号获取电路，通过电压比较器实现计数脉冲的输出，既可在单片机实验箱进行转速测量，也可直接将输出接到频率计或脉冲计数器，得到单位时间内的脉冲数，进行换算即可得电机转速。这样可少用硬件，不需编程，但仅是对霍尔传感器测速应用的验证。-Hall element tachometer circuit
<除魔为道> 在 2025-02-21 上传 | 大小：60kb | 下载：0

[VHDL编程] counter-interrupt-8-timer-04s

说明：单片机源程序（keilC语言）---计数器中断8次定时04s件，不需编程，但仅是对霍尔传感器测速应用的验证。-SCM source (keilC language)--- counter interrupt 8 timer 04s
<除魔为道> 在 2025-02-21 上传 | 大小：8kb | 下载：0

[VHDL编程] pci_to_wb_latest[1].tar

说明：该ip核实现了容量为16MB的、双字、可寻址存储镜像与wishbone总线的连接-This core implements a 16 MB DWord-addressable memory image in the Wishbone bus (so WB width is 32 bit). Its functionality is reduced to the minimum which is required by the PCI s
<hxr> 在 2025-02-21 上传 | 大小：7kb | 下载：0

[VHDL编程] a_vhdl_8253_timer_latest[1].tar

说明：因特尔8254 计时器的vhdl语言实现-a VHDL version of the Intel 8254 timer
<hxr> 在 2025-02-21 上传 | 大小：105kb | 下载：0