[VHDL编程] synth_s3e-new

说明：vhdl implementation of logic signal analyzer using fpga
<kishore reddy> 在 2025-02-26 上传 | 大小：2.77mb | 下载：0

[VHDL编程] send_middle

说明：智能温控 18b20 1302 报警 12864-My English is not good。。。
<孙佳> 在 2025-02-26 上传 | 大小：354kb | 下载：0

[VHDL编程] cp2102

说明：usb转uart的芯片cp2102的手册-usb to uart chip cp2102 manual
<gaosong> 在 2025-02-26 上传 | 大小：338kb | 下载：0

[VHDL编程] UART

说明：sep4020开发板uart模块的驱动程序，使用串口0，在串口调试助手上显示prochip-uart driver module development board sep4020, serial 0, serial debugging assistant prochip
<邹甬> 在 2025-02-26 上传 | 大小：320kb | 下载：0

[VHDL编程] main

说明：红外解码LCD1602液晶显示 可显示已经解码成功的红外编码-IR decoding LCD1602 liquid crystal display can display the already successful infrared coding decoding
<liufuzhi> 在 2025-02-26 上传 | 大小：3kb | 下载：0

[VHDL编程] PWM

说明：sep4020开发板pwm模块驱动程序，用pwm波形使蜂鸣器发出响声-pwm module sep4020 development board driver to sound the buzzer sounded, with the pwm waveform
<邹甬> 在 2025-02-26 上传 | 大小：303kb | 下载：0

[VHDL编程] a

说明：mips single cycle verilog code for add,sub,bne,slt,lw,sw,xori instructions-mips single cycle verilog code for add,sub,bne,slt,lw,sw,xori instructions
<nhan> 在 2025-02-26 上传 | 大小：8kb | 下载：0

[VHDL编程] TEST1

说明：Xilinx FPGA中DCM的用法，采用创建一个IP的方法。-Use DCM module in Xilinx FPGA.Creat a IP module to do it.
<dxf> 在 2025-02-26 上传 | 大小：569kb | 下载：0

[VHDL编程] Manchester-Encoding-Verilog

说明：THIS DESIGN IS PROVIDED TO YOU “AS IS”. XILINX MAKES AND YOU RECEIVE NO WARRANTIES OR CONDITIONS, EXPRESS, IMPLIED, STATUTORY OR OTHERWISE, AND XILINX SPECIFICALLY DISCLAIMS ANY IMPLIED WARRANTIES OF MERCHANTABILITY, NON
<liyapei> 在 2025-02-26 上传 | 大小：8kb | 下载：0

[VHDL编程] PCI9054

说明：本文介绍了基于PCI接口的500 MHz高速数据采集系统的设计。该系统采用高速FPGA和大容量存储器对高速采集后的海量数据进行缓冲和存储，通过PCI接I=l电路实现和主机的通信。另外还详细介绍了PLX公司的一款先进的总线控制PCI9054的特性、总线操作方式和DMA操作等功能，及其在PCI接口电路中的具体应用，从而提供了一种简便而高效的PCI接口电路实现方法。-This article describes a design based
<liyapei> 在 2025-02-26 上传 | 大小：253kb | 下载：0

[VHDL编程] A-Novel-Coordinated-Control-Strategy-for-Improvin

说明：A Novel Coordinated Control Strategy for Improving
<meysam> 在 2025-02-26 上传 | 大小：464kb | 下载：0

[VHDL编程] eda

说明：EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时
<王丽丽> 在 2025-02-26 上传 | 大小：33kb | 下载：0