[VHDL编程] Optimized-design-of-BCD-adder-and-Carry

说明：Optimized design of BCD adder and Carry
<Christoffer> 在 2025-03-10 上传 | 大小：170kb | 下载：0

[VHDL编程] Optimized-reversible-BCD-adder-using-new

说明：Optimized reversible BCD adder using new
<Christoffer> 在 2025-03-10 上传 | 大小：259kb | 下载：0

[VHDL编程] Spartan3-tutorial1-Document-and-Example

说明：Spartan3 tutorial1 Document and Example
<Christoffer> 在 2025-03-10 上传 | 大小：729kb | 下载：0

[VHDL编程] alu_simulation

说明：VHDL alu unit design and simulation with RAM, ROM, clock generator and 2 simple programs to execute.
<glucz> 在 2025-03-10 上传 | 大小：10kb | 下载：0

[VHDL编程] Nios-II

说明：数字电路的设计。以软件方式实现硬件电路，功能强大，开发容易。-Digital circuit design. With software to realize the hardware circuit, powerful, development easy.
<李钊> 在 2025-03-10 上传 | 大小：77kb | 下载：0

[VHDL编程] rc5encryption

说明：rc5 encryption source code. I found i somewhwre.
<snb20> 在 2025-03-10 上传 | 大小：5kb | 下载：0

[VHDL编程] addram

说明：小型加法器，并实现结果存储，通过多个存储元件，对32位二进制数进行存储-Small adder, and stores the results achieved through multiple storage devices, the 32-bit binary number for storage
<Vivio> 在 2025-03-10 上传 | 大小：694kb | 下载：0

[VHDL编程] 24BitDigIO

说明：使用Quartus设计的，串行方式控制，24位数字输入输出的程序。-VHDL 24bitIO
<yinster> 在 2025-03-10 上传 | 大小：31kb | 下载：0

[VHDL编程] DigLockLoop

说明：VHDL设计的数字锁相环，可供设计参考。-digtal lock phase loop。
<yinster> 在 2025-03-10 上传 | 大小：429kb | 下载：0

[VHDL编程] 1

说明：实现彩灯功能，用verilog实现。语言简单-Lantern features to achieve
<lyl19871124> 在 2025-03-10 上传 | 大小：8kb | 下载：0

[VHDL编程] uart

说明：verilog写的uart程序，在开发板上实验通过的-a program about uart written with verilog
<iweimo> 在 2025-03-10 上传 | 大小：395kb | 下载：0

[VHDL编程] SIN_NEW1Hz

说明：正弦波信号的产生,频率为1Hz,FPGA处理模块各部分所需工作时钟信号由输入系统时钟信号经分频得到，系统时钟输入端应满足输入脉冲信号的要求-generte sin wave, the frequence is 1Hz,FPGA processing module is required to work various parts of the system clock signal from the input clock signal
<刘佳> 在 2025-03-10 上传 | 大小：710kb | 下载：0