资源列表
[VHDL编程] verilogfifo
说明:verilog HDL实现先进先出栈,不含测试文件-verilog HDL achieve first-in first-out stack, non-test document<zzm> 在 2025-04-30 上传 | 大小:1kb | 下载:0
[VHDL编程] verilog_multiplier
说明:verilog实现16*16位乘法器,带测试文件-verilog achieve 16* 16 multiplier, with test documents<zzm> 在 2025-04-30 上传 | 大小:25kb | 下载:0
[VHDL编程] DDS_SINWAVE
说明:matlab下,用dspbuilder实现dds模块产生正弦波的源码,-Matlab and used to achieve dds dspbuilder produce sine module source code,<孙昱> 在 2025-04-30 上传 | 大小:69kb | 下载:0
[VHDL编程] comple_mult
说明:matlab下,使用dspbuilder实现的复数乘法器模块的源码-Matlab, the use of the plural dspbuilder achieve multiplier module FOSS<孙昱> 在 2025-04-30 上传 | 大小:13kb | 下载:0
[VHDL编程] iictestbench
说明:vhdl写的完整i2c代码,有仿真文件,是清华的人写的,质量可靠,请大家交流,qq:398087764-vhdl the integrity i2c write code, simulation document, the writers of Qinghua, reliable quality, Please exchange qq : 398087764<sunwei> 在 2025-04-30 上传 | 大小:209kb | 下载:0
[VHDL编程] verilog-som
说明:拿verilog编写的som(自适应神经网络算法),用于障碍物检测,基于FPGA可综合实验,已经在altera的cylcone上实现-Canal verilog prepared som (adaptive neural network algorithm) for obstacle detection. Based on FPGA synthesis experiments, in altera achieve the cylcone<刘索山> 在 2025-04-30 上传 | 大小:5kb | 下载:0
[VHDL编程] uart-verilog-vhdl
说明:拿verilog和vhdl编写的串口通信代码(可综合)-with vhdl and verilog prepared by the serial communication code (synthesis)<刘索山> 在 2025-04-30 上传 | 大小:288kb | 下载:0