[VHDL编程] cpldcontrol

说明：一段cpld的控制程序，可以进行传并转换，读写接口，每秒64k-a cpld control procedures can be done- and switching to read and write interface per second 64k
<徐泯> 在 2025-04-30 上传 | 大小：2kb | 下载：0

[VHDL编程] addsub_core_

说明：hdl的8051核，不知道好不好用大家试试吧。xilinx公司的核-HDL 8051 nuclear, we know that is really useful to try it. Xilinx's nuclear
<徐泯> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] addsub_cy_

说明：加法器核，带进位位的，xilinx公司的核，能用-Adder nuclear, into place at the company's nuclear Xilinx can use
<徐泯> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] youxiufft

说明：16点的fft程序.非常不错,编译已经实现,还是很好的-16:00 fft the procedure. Very good, compilers have achieved, or good
<席鹏飞> 在 2025-04-30 上传 | 大小：287kb | 下载：0

[VHDL编程] 8051VHDL

说明：一个C8051 内核的VHDL程序源代码-C8051 core of a VHDL source code
<ydx> 在 2025-04-30 上传 | 大小：411kb | 下载：0

[VHDL编程] ccpu

说明：这个是用VERILOG做的一个8位功能很弱的CPU-this is a done VERILOG eight functional weak CPU
<贾振华> 在 2025-04-30 上传 | 大小：16kb | 下载：0

[VHDL编程] pluse_delay

说明： 利用VHDL语言实现单稳触发电路，稳态时间为系统时钟的整数倍。-using VHDL-trigger circuit stability, steady time for the whole system clock several times.
<david> 在 2025-04-30 上传 | 大小：87kb | 下载：0

[VHDL编程] vhdlprogram

说明：用复杂可编程逻辑器件(CPLD)实现的数字钟控系统-with complex programmable logic devices (CPLD) with a digital clock control system
<王永> 在 2025-04-30 上传 | 大小：5kb | 下载：0

[VHDL编程] FIR_1

说明：FIR滤波器的verilog实现，实现6级流水线的程序设计。-FIR filter Verilog, has implemented six lines of program design.
<李甫> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] TI6713DSKVHDL

说明：TI6713浮点DSP的DSK的VHDL。比较全面。可以编译运行。-TI6713 floating-point DSP DSK VHDL. More comprehensive. Compiler can run.
<丁德锋> 在 2025-04-30 上传 | 大小：31kb | 下载：0

[VHDL编程] n_dc_motor

说明：vhdl实现的直流电机控制器 通用程序 对不同fpga/cpld，可能需要修改部分源代码。-VHDL achieved DC Motor Controller General of different procedures they simply/cpld. may need to amend some source code.
<刘挺> 在 2025-04-30 上传 | 大小：2kb | 下载：0

[VHDL编程] source_verilog

说明：verilog shi 实现的加法器（8位）适用于初学asic -Verilog realized Adder (8) applies to beginners blends
<高浪> 在 2025-04-30 上传 | 大小：156kb | 下载：0