[VHDL编程] 22_multi_speed_filter

说明：基于FPGA的多速率滤波器的设计，verilog设计的，QII开发环境-FPGA-based multi-rate filter design, verilog design, QII development environment
<洪依> 在 2025-03-20 上传 | 大小：1.51mb | 下载：0

[VHDL编程] ps2_complex

说明：基于verilog的PS口控制程序，比较经典的代码。非常简单-The PS-based verilog port control procedures, more classic code. Very simple. .
<洪依> 在 2025-03-20 上传 | 大小：575kb | 下载：0

[VHDL编程] new_128HZ

说明：基于vierlog+maxplusII的频率合成器的设计与实现。比较好的代码。-Vierlog+ maxplusII based frequency synthesizer design and implementation. Better code.
<洪依> 在 2025-03-20 上传 | 大小：934kb | 下载：0

[VHDL编程] cordic

说明：cordic的verilog设计，qII实现，比较简单，讲诉了算法的实现过程。-cordic the verilog design, qII implementation, relatively simple complaints about the implementation process of the algorithm.
<洪依> 在 2025-03-20 上传 | 大小：1.65mb | 下载：0

[VHDL编程] shijianzhong

说明：时间钟是设计，主要实现时间的计算和整点报时-goole good
<陈> 在 2025-03-20 上传 | 大小：1kb | 下载：0

[VHDL编程] dpram_anu

说明：true dpram with using shared variable
<anu> 在 2025-03-20 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_Pattern

说明：FPGA用于控制VGA数模转换芯片ADV7123的Verilog控制代码；实现了VGA的显示时序，输出包括vga_hs,vga_vs,vga_clk,vga_blank,vga_sync,vga_R,vga_G,vga_B-The verilog code for control ADV7123 with FPGA.
<GC> 在 2025-03-20 上传 | 大小：112kb | 下载：0

[VHDL编程] int_div

说明：基于VHDL的任意分频模块，利用Quartus II 9.0编译通过，并用示波器观察可行-VHDL-based modules of any division, the use of Quartus II 9.0 compiler, and the possible use of an oscilloscope
<Vincent Zhao> 在 2025-03-20 上传 | 大小：1kb | 下载：0

[VHDL编程] QuartusII_shuoming

说明：QuartusII简易操作说明 VHDL 仿真器 利用Quartus II 产生.VHO 和.SDO利用在sim_lib 目录中的APEX20K_ATOMs.VHD 和 APEX20K_COMPONENTS.VHD 文件 Verilog 仿真器 -QuartusII VHDL simulator simple instructions generated by Quartus II. VHO and. SDO use
<wenjian> 在 2025-03-20 上传 | 大小：826kb | 下载：0

[VHDL编程] list_ch12_01_vga_sync

说明：VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
<Geoff> 在 2025-03-20 上传 | 大小：1kb | 下载：0

[VHDL编程] list_ch12_08_dot_top

说明：VGA synchronization Code (640 x 480). It generetes VGA synchornization with only 3 bit color ang 60 hz refresh rate. The source clock is 50 MHz.
<Geoff> 在 2025-03-20 上传 | 大小：1kb | 下载：0

[VHDL编程] workspace0823

说明：这是我写的基于xilinx公司的virtex5版本fpga的network底层程序，其中是C语言与API混合编程，希望对用得着的兄弟有些帮助。-This is what I wrote based company virtex5 xilinx fpga of the network version of the underlying process, which is a mixture of C programming languag
<曾亮> 在 2025-03-20 上传 | 大小：6.66mb | 下载：0