[VHDL编程] ask

说明：设计的一个ask调制器与解调，输入时钟clk，输入开始信号start，输入基带数据信号din及输出已调信号ask-Designed to ask a modulator and demodulator, the input clock clk, enter a start signal start, enter the baseband data signal din and the output modulated signal as
<> 在 2025-02-12 上传 | 大小：133kb | 下载：0

[VHDL编程] au

说明：基于APB总线的uart控制器，包括源码和vcs脚本-UART controller based on AMBA APB
<Samuel Xu> 在 2025-02-12 上传 | 大小：7kb | 下载：0

[VHDL编程] hdlc

说明：HDLC接口协议的FPGA实现使用verilog-design of HDLC
<hanjinchao> 在 2025-02-12 上传 | 大小：3.53mb | 下载：0

[VHDL编程] JmsQuartzTest

说明：JmsQuartzTest JmsQuartzTest -JmsQuartzTest JmsQuartzTest JmsQuartzTest
<thismonth> 在 2025-02-12 上传 | 大小：9.29mb | 下载：0

[VHDL编程] 8bitRISCCPU

说明：8bit RISC cpu 设计资料 包含夏宇闻老师的教程第8章-8bit RISC cpu design
<dyfdown> 在 2025-02-12 上传 | 大小：797kb | 下载：0

[VHDL编程] UARTE

说明：用VHDL语言编写的串口通讯模块，可以实现发送和接受功能。-A UART module writen in VHDL.
<安宁> 在 2025-02-12 上传 | 大小：475kb | 下载：0

[VHDL编程] 82_Examples_for_VHDL_and_Verilog_code

说明：包括VHDL、verilog在内的各种设计实例，是学习硬件描述语言的帮手。共有82个实验例子，涉及各种语法规则。-82 VHDL, verilog test case, involving a variety of grammatical rules. which is you learn the HDL language helper.
<M> 在 2025-02-12 上传 | 大小：79kb | 下载：0

[VHDL编程] Verilog

说明：basic verilog for students
<zq> 在 2025-02-12 上传 | 大小：7.84mb | 下载：0

[VHDL编程] 20096411m5349886

说明：本程序实现任意占空比产生，已经在easyfpga030综合过-This procedure generated to achieve an arbitrary duty cycle
<linjinwen> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：介绍VHDL编程的资料，很详细，值得收藏-vhdl
<david> 在 2025-02-12 上传 | 大小：250kb | 下载：0

[VHDL编程] clkdiv

说明：初学者一个比较容易入门的FPGA verilog 二分频实验。-Relatively easy for beginners to get into a FPGA verilog two-way experiment.
<wen226> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] commutionbetweenFPGAand8951F

说明：单片机与ＦＰＧＡ的通信　 功能 :单片机控制写FPGA一字节数据 单片机控制写FPGA一字节数据时钟 (注意读写数据端口可复用,也可分用) 单片机控制发送数据端口 -MCU and FPGA communication functions: SCM control FPGA to write a byte of data SCM control FPGA to write a byte of data clock
<徐辉> 在 2025-02-12 上传 | 大小：336kb | 下载：0