资源列表
[VHDL编程] Verilog_UDP
说明:辛辛苦苦找到的UDP的资料,在verilog中UDP指的是用户定义的原语。比如说大家有时候会见到“primitive...table...endtable...endendprimitive”这样的代码段,在书上只能找到大概的解释。到网上查的话又老是跟TCP/IP的UDP冲突。所以特地搜集到了这个东西,希望能帮助大家解决“用户原语”相关的问题。-UDP hard to find the information in verilog in<龙也> 在 2025-02-06 上传 | 大小:123kb | 下载:0
[VHDL编程] Fpgamemtest
说明:这个是用vhdl语言描写的关于测试FPGA内存的代码。用reset复位,包括.vhdl .ucf .bit文件。我只上传了这3个最重要的。-test memory,including .vhdl .ucf and .bit file~<唐艺洋> 在 2025-02-06 上传 | 大小:9kb | 下载:0
[VHDL编程] 9956EABFd01
说明:Spartan-3 FPGA Starter Kit Board<ocunha> 在 2025-02-06 上传 | 大小:1.59mb | 下载:0
[VHDL编程] 200986014737910
说明:很常用的VHDL例子,能够很深刻的去理解VHDL语言,新手可以很快入门。-VHDL is very commonly used examples can be very deep to understand the VHDL language, novice can be quickly started.<刘素赋> 在 2025-02-06 上传 | 大小:6.17mb | 下载:0
[VHDL编程] vhdlcomplete
说明:it is a collection of vhdl program<biswarup> 在 2025-02-06 上传 | 大小:26kb | 下载:0
[VHDL编程] project_spartan2
说明:this is a spartan 2 project<biswarup> 在 2025-02-06 上传 | 大小:640kb | 下载:0
[VHDL编程] Sinusoidalsignalgenerator
说明:用硬件描述语言vhdl中的ROM模块实现正弦信号发生器 -Sinusoidal signal generator<yeyang> 在 2025-02-06 上传 | 大小:455kb | 下载:0