[VHDL编程] sdram

说明：sdram控制器 这里考虑将SDRAM控制器结合目前项目开展来做相应的模块，而不做SDRAM通用控制器，这样也是考虑了FPGA的器件资源而采取的措施。同时编写的逻辑简单，没有多余的逻辑资源有利于提高控制器的速度，满足最后的设计要求。-SDRAM controller here consider SDRAM controller current projects do the corresponding module, but not
<林博> 在 2024-12-24 上传 | 大小：3kb | 下载：0

[VHDL编程] baud

说明：vhdl 很好用于串行通信. 三个模快,发生时钟,发送和 接收过程-VHDL good for serial communication. Three die fast, occurred clock, sending and receiving process
<刘三> 在 2024-12-24 上传 | 大小：122kb | 下载：0

[VHDL编程] VHDL的编程实例

说明：别人的一些常用的VHDL源代码,希望对各位有用!-some others used the VHDL source code, and I hope to you and useful!
<大大头> 在 2024-12-24 上传 | 大小：165kb | 下载：0

[VHDL编程] tcdg.vhdl

说明：des vhld 源码　程序完成了DES的编码和解码功能-des vhld source procedures completed DES encoding and decoding
<王亮> 在 2024-12-24 上传 | 大小：5kb | 下载：0

[VHDL编程] synth_fft_fpga

说明：用fpga实现fft-achieve fft
<processor> 在 2024-12-24 上传 | 大小：61kb | 下载：0

[VHDL编程] 各段程序

说明：具有多种功能的电子钟：闹钟，报时和修改，定时闹钟，报时时间，带闹钟，报时开关。 -with multiple functions of electronic bell : alarm clock, timer and modification, regular alarm clock, timer, with alarm clock, timer switches.
<单明> 在 2024-12-24 上传 | 大小：10kb | 下载：0

[VHDL编程] Digital_030423

说明：服务器的的板在载控制器的AHDL程序,包括原理图编译,用在EPM7128上(CPLD).-server board controller is contained in the AHDL procedures, including schematic compiler, the use EPM7128 (CPLD).
<老罗> 在 2024-12-24 上传 | 大小：514kb | 下载：0

[VHDL编程] control step motor

说明：步进电机控制，控制器,控制电机的VHDL源程序-stepper motor control, controllers, motor control VHDL source
<刘> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog DHL数字钟

说明：用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能-Verilog language used in the preparation of a digital clock procedures, in addition to the basic count, but also with school, an alarm clock
<谢树扬> 在 2024-12-24 上传 | 大小：2kb | 下载：0

[VHDL编程] CPUverilog

说明：pic cpu source code. it is writed in the verilog source code. it can work on the 40Mhz high speed.
<詹伟业> 在 2024-12-24 上传 | 大小：24kb | 下载：0

[VHDL编程] 数据选择器vhd源代码

说明：数据选择器，半加器，3-8译码器vhd源代码。是最近学校的实验内容。我要成会员，所以都发上来供大家参考。-data selection, half-adder ,3-8 decoder vhd source code. Recent experimental schools content. I want to become members and therefore has made onto for reference.
<kljd> 在 2024-12-24 上传 | 大小：11kb | 下载：0

[VHDL编程] 八位的伪随机数产生的verilog文件

说明：八位的伪随机数产生的verilog文件linear-feedback-shift-register-eight pseudo-random number generator in Verilog document linear-feedback- shift-register
<陈正一> 在 2024-12-24 上传 | 大小：2kb | 下载：0