[VHDL编程] travel

说明：自己做的vhdl课程设计，交通灯：实现主干道倒计时，分别为30,20,5秒，分情况：当主干道有车时，红黄绿交替，当只一个道路上有车时，那个道的交通灯变绿色，利用max+plus2做成，使用flex8000,epf8282alc84_4只用加一个38译码器模块即可，使用别的板子也可以运行-VHDL to do their own curriculum design, traffic lights: the realization of t
<安治州> 在 2025-01-21 上传 | 大小：517kb | 下载：0

[VHDL编程] Alog

说明：用于实现超声回波数据的对数压缩处理,用ALTERA QUARTUSII5.1以上版本软件可以打开-For the realization of ultrasonic echo data on the number of compression, using ALTERA QUARTUSII5.1 above software can open
<项四平> 在 2025-01-21 上传 | 大小：630kb | 下载：0

[VHDL编程] VHDL-ROM4

说明：基于ROM的正弦波发生器的设计：1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成 2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 -ROM-based design of the sine wave generator: 1. Sinusoidal waveform generator by t
<宫逢源> 在 2025-01-21 上传 | 大小：96kb | 下载：0

[VHDL编程] verilog+

说明：verilog大量实例,深入浅出的给你介绍具体编程思想-Verilog examples and simple to introduce you to the specific programming ideas
<zxd> 在 2025-01-21 上传 | 大小：156kb | 下载：0

[VHDL编程] dled

说明：VHDL语言，动态数码管扫描显示。包含分频程序和扫描键盘程序。-VHDL language, dynamic digital tube display scan. Frequency Division contains the procedures and procedures for scanning the keyboard.
<赵文> 在 2025-01-21 上传 | 大小：211kb | 下载：0

[VHDL编程] FPGA_signal_general

说明：摘 要：介绍了直接数字频率合成 (DDS) 技术的基本原理，给出了基于Altera公司FPGA器件的一个三相正弦信号发生器的设计方案，同时给出了其软件程序和仿真结果。仿真结果表明：该方法生成的三相正弦信号具有对称性好、波形失真小、频率精度高等优点，且输出频率可调。 关键词：直接数字频率合成；现场可编程门阵列；FPGA；三相正弦信号-Abstract: Direct Digital Synthesis (DDS) technology
<赵文> 在 2025-01-21 上传 | 大小：99kb | 下载：0

[VHDL编程] taxi_FPGA

说明：在FPGA上实现的出租车计价器VHDL源代码 能实现里程计价、误时计价等功能-Realized in the FPGA Taximeter VHDL source code to achieve mileage pricing, misuse of pricing and other functions when
<chencheng> 在 2025-01-21 上传 | 大小：4kb | 下载：0

[VHDL编程] vcs_simulation_mannual(Edition2)

说明：VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.-VCS-verilog compiled simulator is the Synopsys company s products. Its simulation at a fairly rapid pace, and support multiple call mode. Th
<morisun> 在 2025-01-21 上传 | 大小：174kb | 下载：0

[VHDL编程] Xilinx_FPGA

说明：介绍了FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE-Introduced the entire FPGA design process: Modelsim>> Synplify.Pro>> ISE
<chencheng> 在 2025-01-21 上传 | 大小：213kb | 下载：0

[VHDL编程] project2

说明：能算出CRC32 Data width 32 bit 的HDL-Is able to calculate the CRC32 Data width 32 bit of the HDL
<梁子> 在 2025-01-21 上传 | 大小：31kb | 下载：0

[VHDL编程] UTOPIA

说明：utopia接口模块VHDL源码,实现UTOPIA接口功能,可进行UTOPIA接口仿真-utopia interface module VHDL source code to achieve UTOPIA interface functions can be carried out UTOPIA Interface Simulation
<falcon_cq> 在 2025-01-21 上传 | 大小：2kb | 下载：0

[VHDL编程] TranslateToUTOPIA

说明：VHDL写一个转换到utopia接口的转换源程序.可以进行utopia接口的仿真试验-VHDL to write a converter to convert source utopia interface. Can utopia interface simulation test
<falcon_cq> 在 2025-01-21 上传 | 大小：2kb | 下载：0