[VHDL编程] CAN_verilog.tar

说明：CAN 2.0协议控制器，非常全面的控制器Verilog代码，可靠通信，可放心使用。(CAN Bus 2.0 Controller.)
<乔风> 在 2024-11-13 上传 | 大小：33kb | 下载：0

[VHDL编程] CH14_RGMII_UDP_TEST

说明：用xilinx的SPARTAN6 实现的UDP，可通过PC机网络抓包工具进行发送和接收，增加了网络视频传输的接口，具有很好的参考价值(With the Xilinx implementation of the SPARTAN6 UDP, can be sent and received through PC network capture tools, increase the network video transmission in
<suifeg> 在 2024-11-13 上传 | 大小：6.79mb | 下载：0

[VHDL编程] Edege_detect

说明：边沿检测模块，实际项目中验证； 功能：上升沿、下降沿检测(Edege detect module Func : rising_edge falling_edge detect)
<郝熊> 在 2024-11-13 上传 | 大小：137kb | 下载：0

[VHDL编程] adv7123

说明：adv7123是常用的视频解码器，常常可用fpga编程控制，使其输出ntsc、pal制式，或者vga显示，这里面全是关于这方面的论文，很值得借鉴参考。(Adv7123 is a commonly used video decoder. It can often be controlled by FPGA programming, so that it can output NTSC, PAL format or VGA display,
<松歌> 在 2024-11-13 上传 | 大小：16.71mb | 下载：0

[VHDL编程] FSK调制解调

说明：用Verilog语言 在 Quarters 平台 实现FSK调制与解调(The realization of FSK modulation and demodulation on the Quarters platform in Verilog language)
<hbxhxzdw> 在 2024-11-13 上传 | 大小：8.74mb | 下载：0

[VHDL编程] kdtree-scala-master

说明：Kd tree implementation in scala spark language
<musaje> 在 2024-11-13 上传 | 大小：15kb | 下载：0

[VHDL编程] AXI-HP-ZYNQ

说明：用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write D
<刘小娃> 在 2024-11-13 上传 | 大小：31.02mb | 下载：0

[VHDL编程] fenpin4

说明：使用fpga实现四分频，将单一频率信号的频率降低为原来的1/4。(Using FPGA to achieve four frequency division, the frequency of a single frequency signal is reduced to the original 1/4.)
<新手玩家> 在 2024-11-13 上传 | 大小：88kb | 下载：0

[VHDL编程] fft2_core

说明：两点的fft实现及仿真 基于altera公司的cycloneⅣ(The FFT implementation and Simulation of two points are based on the cyclone IV of Altera company)
<fxc123> 在 2024-11-13 上传 | 大小：3.38mb | 下载：0

[VHDL编程] DDR3_controler

说明：s6和k7 fpga的ddr3 ip控制器使用说明；(S6 and K7 FPGA DDR3 IP controller use instructions)
<葫芦娃的说> 在 2024-11-13 上传 | 大小：15.82mb | 下载：0

[VHDL编程] uart_test

说明：用verilog实现的一款232协议的源码，支持光纤传输，IO通道传输等等传输方式。(Verilog implementation of a 232 protocol source code, support fiber transmission, IO channel transmission and so on transmission.)
<GRWEIZ> 在 2024-11-13 上传 | 大小：1.19mb | 下载：0

[VHDL编程] bist pattern generator

说明：document of bist with low power generator
<vankay> 在 2024-11-13 上传 | 大小：1.73mb | 下载：0