[VHDL编程] VERILOGHDLlanguage

说明：verilog HDL语言，对于超大规模集成电路开发学习非常有好处-verilog HDL language, for ultra-large-scale integrated circuits are very beneficial to the development of learning
<付天> 在 2024-11-20 上传 | 大小：2.79mb | 下载：0

[VHDL编程] CF_card_base_on_NiosII

说明：基于NIOS的CF卡应用(包括了软件和硬件),ALTERA的IP库中只提供了底层的硬件寄存器描述头文件.这是个基于IP核HAL的软件,以及相应的硬件设计示例.-NIOS based on the CF card applications (including the software and hardware), ALTERA the IP library provides only the bottom of the first do
<沈阳> 在 2024-11-20 上传 | 大小：1.33mb | 下载：0

[VHDL编程] uart16550.tar

说明：uart16550 ip core 通用异步收发器vhdl源代码-uart16550 ip core UART VHDL source code
<姓名> 在 2024-11-20 上传 | 大小：241kb | 下载：0

[VHDL编程] wb_rtc

说明：// -*- Mode: Verilog -*- // Filename : wb_master.v // Descr iption : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Up
<姓名> 在 2024-11-20 上传 | 大小：8kb | 下载：0

[VHDL编程] oc_i2c_masterI2CIP

说明：*** ***OC_I2C_Master使用说明*** ***** 使用步骤：1.将OC_I2C_Master文件夹拷贝到安装盘\altera\kits\nios2\components目录下。 之后重新打开SOPC Builder，在可用元件列表的DeviceSOPC组中将出现OC_I2C_Master 元件，即可像其它Altera外设元件一样添加和使用。 2.hdl文件夹中包含有描述i2c逻辑的硬件描述文
<姓名> 在 2024-11-20 上传 | 大小：188kb | 下载：0

[VHDL编程] fir_fpga

说明：通过VHDL语言进行数字信号处理的FIR操作，可以很好的实现滤波功能，有很好的作用，-Through VHDL languages digital signal processing FIR operation, can good realization filtering, have good role
<fdf> 在 2024-11-20 上传 | 大小：2.04mb | 下载：0

[VHDL编程] FPGA-basedMotorControl

说明：基于FPGA的电机控制 FPGA-basedMotorControl-FPGA-based motor control FPGA-basedMotorControl
<朱明> 在 2024-11-20 上传 | 大小：62kb | 下载：0

[VHDL编程] Lockin

说明：一个用于锁相环开发的资料，请作为参考！-A phase-locked loop for the development of the information, please as a reference!
<痴人语> 在 2024-11-20 上传 | 大小：40kb | 下载：0

[VHDL编程] PWM

说明：脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench-Pulse width modulation, VHDL coding, including QUARTUSII and ModelSim engineering and Testbench
<horse> 在 2024-11-20 上传 | 大小：340kb | 下载：0

[VHDL编程] tb

说明：检测上升沿的verilog程序，有验证程序，可用synplify验证-Detection of rising edge of the Verilog procedures, there is the verification process can be used to verify Synplify
<ly> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] div_even

说明：偶数分频，包括验证程序，verilog实现，可综合-Even-numbered sub-frequency, including the verification process, verilog realize, can be integrated
<ly> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] textio

说明：vhdl testbench的编写，textio的编写是一个难点，也是一个重点，而这是本人搜集的多篇关于textio的文章，同时附有简单注释!-vhdl testbench preparation, textio the preparation is a difficult, but also a focus, and this is my collection of articles on textio the article, at
<horse> 在 2024-11-20 上传 | 大小：1.27mb | 下载：0