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[VHDL编程xapp345_verilog

说明:Synthesizable Verilog UART source code.
<duchil> 在 2024-11-16 上传 | 大小:11kb | 下载:0

[VHDL编程xapp223

说明:UART Receiver with internal 16-byte buffer and UART Transmitter with internal 16-byte buffer for Virtex, Virtex-E and Spartan-II FPGAs-UART Receiver with internal 16-byte buffer and UART Transmi
<duchil> 在 2024-11-16 上传 | 大小:575kb | 下载:0

[VHDL编程FIFO

说明:用verilog语言编写的FIFO文件,这是一种传统的按序执行方法,先进入的指令先完成并引退,跟着才执行第二条指令,希望能够帮助读者-With verilog language FIFO file, which is a traditional sequential execution method, first enter the command to finish and retire, followed by only the s
<huawei> 在 2024-11-16 上传 | 大小:2kb | 下载:0

[VHDL编程FSM

说明:用verilog语言编写的FSM文件,有限个状态及在这些状态之间的转移和动作等行为的数学模型,在计算机领域有着广泛的应用。-Mathematical model with verilog language FSM file transfer and finite number of states and actions between these states and other behavior in the computer ind
<huawei> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程CLA_20

说明:用verilog语言编写的CLA_20文件。CLA_20是20位超前进位加法器的源代码,该代码验证后功能正确,读者可以自行编写testbench代码进行验证。-With verilog language CLA 20 files. CLA 20 is 20 lookahead adder source code after the code verification function correctly, readers can wri
<huawei> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程CLA_4

说明:用verilog语言编写的CLA_4文件。CLA_4是4位超前进位加法器的源代码,该代码验证后功能正确,读者可以自行编写testbench代码进行验证。-With verilog language CLA 4 files. CLA 4 is a four-ahead adder source code after the code verification function correctly, readers can write th
<huawei> 在 2024-11-16 上传 | 大小:1kb | 下载:0

[VHDL编程temp

说明:temprature converter VHDL code
<ali elgammal> 在 2024-11-16 上传 | 大小:259kb | 下载:0

[VHDL编程alu1

说明:VHDL Code for ALU -VHDL Code for ALU .......
<ali elgammal> 在 2024-11-16 上传 | 大小:177kb | 下载:0

[VHDL编程digital-clock

说明:Digital clock vhdl code
<ali elgammal> 在 2024-11-16 上传 | 大小:155kb | 下载:0

[VHDL编程traffic

说明:traffic vhdl code -traffic vhdl code ......
<ali elgammal> 在 2024-11-16 上传 | 大小:150kb | 下载:0

[VHDL编程kb

说明:基于niosII系统的PS2键盘测试程序,测试PS2键盘与niosII内核的通信是否成功。该程序在Quartus自带的eclipes下编译运行。-Based nios II system PS2 keyboard test procedures, test PS2 keyboard and niosII kernel communication is successful. Compile and run under Quartus c
<God_Paine> 在 2024-11-16 上传 | 大小:3kb | 下载:0

[VHDL编程12_24clock

说明:基于FPGA的数字万年历设计。可显示年月日时分秒星期,可校时,可整点报时。-FPGA-based design of digital calendar. Displays the date when the minutes and seconds the week, when the school can be the whole point timekeeping.
<God_Paine> 在 2024-11-16 上传 | 大小:150kb | 下载:0
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