资源列表
[VHDL编程] ARM(Verilog-a-VHDL)
说明:基于VHDL/Verilog实现的arm0,ARM5-7核-Based on VHDL/Verilog implementations arm0, ARM5-7 nuclear<吴国耀> 在 2024-10-14 上传 | 大小:1627136 | 下载:0
[VHDL编程] Simple-design-of-traffic-lights
说明:交通灯的显示有很多方式,如十字路口、丁字路口等,而对于同一个路口又有很多不同的显示要求,比如十字路口,车子如果只要东西和南北方向通行就很简单,而如果车子可以左右转弯的通行就比较复杂,本实验仅针对最简单的南北和东西直行的情况。-Traffic lights show there are many ways, such as intersections, T-junction, etc., and for the same intersec<li> 在 2024-10-14 上传 | 大小:88064 | 下载:0
[VHDL编程] Multiplier
说明:设计一个能进行两个十进制数相乘的乘法器,乘数和被乘数均小于100。-Can design a multiplier multiplying two decimal numbers, the multiplier and multiplicand are less than 100.<li> 在 2024-10-14 上传 | 大小:25600 | 下载:0
[VHDL编程] MUX4_1_2bits_fonction
说明:this project about multiplexer four to one compiled and implanted in cart fpga xilinx 3E, with file .bit<gps> 在 2024-10-14 上传 | 大小:100352 | 下载:0
[VHDL编程] diviseurFrquence50MhzTo1hz
说明:this file about frequency divider 50 MHz to 1 Hz used in 7-segment display<gps> 在 2024-10-14 上传 | 大小:422912 | 下载:0
[VHDL编程] keshengsheji
说明:基于altera公司的cycloneIII的课程设计,主要功能是选手抢答,有倒计时功能,一名选手抢答后其他人无法抢答,倒计时同时停止,若没人抢答,则倒计时归位。-altera company cycloneIII curriculum design based on main function is to answer the players, there is a countdown, after a player who was u<刘咯> 在 2024-10-14 上传 | 大小:1523712 | 下载:0