[VHDL编程] verilog

说明：vivado的led灯的学习程序，有兴趣学习soc的可以下载-the program for vivado study on SOC
<fishman> 在 2024-11-20 上传 | 大小：20kb | 下载：0

[VHDL编程] FPGA--uart

说明：FPGA串口通信源码,通过Verilog来实现功能，新手可以参考下-FPGA uart
<郭晓旭> 在 2024-11-20 上传 | 大小：486kb | 下载：0

[VHDL编程] FPGA--example

说明：一些有价值的FPGA例子，大家可以参考一下。VHDL-fpga example
<郭晓旭> 在 2024-11-20 上传 | 大小：1.22mb | 下载：0

[VHDL编程] counterdiv

说明：用D触发器组成2分频电路，并对时钟进行计数-2-div frequency using D flip-flop circuit.
<lu> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] EX3_LED

说明：完成LED的自加功能，里面包含完整的说明和测试文件-Complete self-plus-function LED, which contains complete instructions and test files
<蔡润泽> 在 2024-11-20 上传 | 大小：3.07mb | 下载：0

[VHDL编程] EX4-DA_TLC5615

说明：主要实现AD转换模块的驱动，包括AD的测试模块。-The main driver to achieve AD conversion module, including AD test modules
<蔡润泽> 在 2024-11-20 上传 | 大小：3.24mb | 下载：0

[VHDL编程] EX7_BINARY2GRAY

说明：本模块是实现格雷码和二进制码的转换，并给出仿真测试文件-This module is to achieve the conversion of Gray code and binary code, and give the simulation test file
<蔡润泽> 在 2024-11-20 上传 | 大小：2.92mb | 下载：0

[VHDL编程] antenna-effect

说明：硬件电路设计中消除天线效应的电路RTL级Verilog代码-RTL grade of Verilog codes for reducing antenna effect
<曹晨曦> 在 2024-11-20 上传 | 大小：17kb | 下载：0

[VHDL编程] RAM_Delay

说明：利用块RAM实现数据延时，ab两路数据的位宽都是32位，a路延时16个时钟，b路延时8个时钟-Using block RAM data latency, ab two way data bits wide is 32, a way to delay 16 clock, eight clock delay b road
<PT> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] LED

说明：控制LED灯显示 滑动开关0往上时红色LED0会亮 滑动开关1往上时红色LED1会亮 滑动开关0与1在相同状态红色LED2会亮 滑动开关0与1皆往上红色LED3会亮 -Control LED lights display the slide switch to 0 will light up red LED0 1 slide switch will light up red LED1 slide switch between
<wangjiansong> 在 2024-11-20 上传 | 大小：60kb | 下载：0

[VHDL编程] ask

说明：基于Quartus9开发的一个关于ASK调制和解调的仿真，顶层用原理图，各个模块使用VHDL语言编写-Quartus9 developed a simulation on ASK modulation and demodulation based on the top floor with a schematic, each module using VHDL language
<田纪龙> 在 2024-11-20 上传 | 大小：8kb | 下载：0

[VHDL编程] txmit

说明：uart设计，发送模块，无校验位。先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位（这里没有），最后是高电平的停止位。-uart design, transmit module, no parity. First output of the start bit of a low level, and low to high output 8 data bits, then the optional pari
<Luke> 在 2024-11-20 上传 | 大小：1kb | 下载：0