[VHDL编程] xuliejianceqi

说明：序列检测器00101，包括源代码，testbench，ise13.4测试以及综合通过等说明文档。-Sequence detector 00101, the state machine verilog, testbench, ise13.4 simulation map. The test is successful
<xuzehao> 在 2025-01-20 上传 | 大小：170kb | 下载：0

[VHDL编程] clock_display

说明：自己用verilog语言编写的数字钟程序，能在Alter公司的DE0板上完美运行，能时间计时，日期，闹钟，秒表的功能。 欢迎交流学习。-The digital clock program which developed by verilog language can run at Alter DE0 board, to the time time, date, alarm clock, stopwatch function.
<黄杰> 在 2025-01-20 上传 | 大小：3.01mb | 下载：0

[VHDL编程] SDH

说明：SDH vhdl实现-SDH VHDL
<real> 在 2025-01-20 上传 | 大小：171kb | 下载：0

[VHDL编程] tel

说明：电话用户信令控制器的VHDL实现-Telephone subscriber signaling controller based on VHDL
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[VHDL编程] PCM

说明：PCM码流时隙信号产生模块的VHDL实现-PCM stream slot signal generation module based on VHDL
<real> 在 2025-01-20 上传 | 大小：33kb | 下载：0

[VHDL编程] decoder

说明：七段译码器的VHDL实现-The seven segment decoder implementations of VHDL
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[VHDL编程] check

说明： 11100 码流检测模块的VHDL实现- 11100 stream detection module based on VHDL
<real> 在 2025-01-20 上传 | 大小：35kb | 下载：0

[VHDL编程] counter

说明：异步复位的十进制计数器-Decade counter with asynchronous reset
<real> 在 2025-01-20 上传 | 大小：32kb | 下载：0

[VHDL编程] test2

说明：此程序为汉字“正”的源程序，仅仅用于学习和交流使用，不当之处，望指正！-This program is the Chinese character " positive" the source, use only for learning and communication, inappropriate, hope correction!
<cc> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] main

说明：demux impelementation for vhdl muxing protocol
<lst__0> 在 2025-01-20 上传 | 大小：3kb | 下载：0

[VHDL编程] 1

说明：信号发生器VHDL实现,实现一种信号的产生-Signal generator VHDL implementation to achieve produce a signal
<mike> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] my_second_fpga

说明：用Quartus ii13.0写的二进制加法器，使用了IP核RAM，以及LCD显示，打开就能直接使用。-Using Quartus ii13.0 write binary adder, using the IP core RAM, and LCD display, open can be used directly.
<> 在 2025-01-20 上传 | 大小：5.77mb | 下载：0