[VHDL编程] ML_CTL

说明：CPLD、FPGA控制8×8点阵显示流水效果-FPGA control dot matrix display water effects.
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[VHDL编程] vhdl

说明：8bit latch and a led code
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[VHDL编程] Ch3

说明：《Verilog HDL数字系统设计及仿真》第三章源代码-Verilog HDL
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[VHDL编程] Ch4

说明：《Verilog HDL数字系统设计及仿真》第四章 Verilog HDL行为级建模源代码-" Verilog HDL design and simulation of digital systems," Chapter IV behavioral modeling Verilog HDL source code
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[VHDL编程] Ch5

说明：《Verilog HDL数字系统设计及仿真》第五章任务、函数与编译指令源代码-" Verilog HDL design and simulation of digital systems," Chapter V tasks, functions and compiler directives
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[VHDL编程] Ch6

说明：《Verilog HDL数字系统设计及仿真》第六章Verilog HDL测试模块源代码-" Verilog HDL design and simulation of digital systems," Chapter VI test module Verilog HDL source code
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[VHDL编程] Ch7

说明：《Verilog HDL数字系统设计及仿真》第七章可综合模型设计源代码-" Verilog HDL design and simulation of digital systems," Chapter VII of the source code can be integrated model design
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[VHDL编程] Ch8

说明：《Verilog HDL数字系统设计及仿真》第八章有限状态机的设计源代码-" Verilog HDL design and simulation of digital systems." Chapter VIII of the finite state machine design source code
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[VHDL编程] Ch9

说明：《Verilog HDL数字系统设计及仿真》第九章常见功能电路的HDL模型源代码-" Verilog HDL design and simulation of digital systems," Chapter IX common functional circuits HDL model source code
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[VHDL编程] Ch10

说明：《Verilog HDL数字系统设计及仿真》第十章完整的设计实例源代码-" Verilog HDL design and simulation of digital systems," Chapter complete design example source code
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[VHDL编程] a_vhd_16550_uart

说明：串口模块，带APB接口的。挂载APB总线上可以直接利用。-UART module with APB
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[VHDL编程] sdram

说明：verilog sdram读写控制，实现数据存储于发送-sdram read and write，data store and communication
<john> 在 2025-01-20 上传 | 大小：7kb | 下载：0