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[VHDL编程] shift_register
说明:-- DEscr iptION : Shift register -- Type : univ -- Width : 4 -- Shift direction: right/left (right active high) -- -- CLK active : high -- CLR active : high -- CLR type : synchronous -- SET active : high<sanshanchuns> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] test_cpe_top
说明:fpga开发的程序,内容都不错,主要是top-FPGA development process, the contents are good, mainly top<bob> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] DSP_EMIF_if
说明:fpga开发的程序,内容都不错,主要是top_test-FPGA development process, the contents are good, mainly top_test<bob> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] AD9863_if_old-2005-5-8
说明:fpga开发的程序,内容都不错,主要是ad-FPGA development process, the contents are good, mainly ad<bob> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] McBSP_to_SPI
说明:fpga开发的程序,内容都不错,主要是to-FPGA development process, the contents are good, mainly to<bob> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] Verilog_code
说明:本程序(状态机)使用Verilog HDL语言编写,并通过QuestaSim仿真。-This procedure (state machine) using Verilog HDL language, and through QuestaSim simulation.<liwei> 在 2024-11-19 上传 | 大小:75kb | 下载:0
[VHDL编程] qiartus2use
说明:verilog仿真硬件的工具qiartus2的使用教程,内容简单易懂,初学必备-Verilog simulation tool for hardware qiartus2 the use of tutorials, easy-to-read content, learning essential<oasis> 在 2024-11-19 上传 | 大小:1.06mb | 下载:0
[VHDL编程] zzripple_carry_mult
说明:乘法实现利用verilog语言,经过仿真验证,功能正确无误.适用于初学者反复研究练习-Multiplication to achieve the use of Verilog language, through simulation, functional correct. Applicable to beginners to practice repeated study<oasis> 在 2024-11-19 上传 | 大小:1kb | 下载:0