[VHDL编程] vhdlchengxuji

说明：里面含大量VHDL设计原代码，适合初学者学习，并含综合设计题目。-Which contain a high level VHDL design source code, suitable for beginners to learn, and integrated design with the subject.
<刘小霞> 在 2024-11-19 上传 | 大小：14kb | 下载：0

[VHDL编程] lcd

说明：设计实体：lcd驱动器 --彩色液晶芯片LQ080V3DG01 --原创针对博创开发板UP-SOPC2000开发板写的彩色液晶驱动程序-Design entities: lcd driver- Color LCD chip LQ080V3DG01- original development board for Fiberxon UP-SOPC2000 development board to write the color LC
<yanglijing> 在 2024-11-19 上传 | 大小：1.21mb | 下载：0

[VHDL编程] jianpan

说明：这是我用verilog语言编写的矩阵键盘源程序 -This is what I use Verilog language source matrix keyboard
<hejunbo> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA

说明：高级FPGA 教学实验平台实验指导书－嵌入式系统设计-Senior FPGA teaching guide book experiment experimental platform- Embedded System Design
<> 在 2024-11-19 上传 | 大小：412kb | 下载：0

[VHDL编程] halfanderandander

说明：这是分别用vhdl和verilog语言编写的源程序，里边还附上了生成的电路器件图。-This is, respectively, with VHDL and Verilog language source code, inside also includes circuit devices generated map.
<hejunbo> 在 2024-11-19 上传 | 大小：386kb | 下载：0

[VHDL编程] tushuguan

说明：--功能描述 --1 刷卡后产生与本人身份唯一对应的串行二进制码元序列，作为模拟系统的输入信号（此处不妨设为8位学生学号）。 --2 经过串并转换，序列变成一个8位二进制数。 --3 遍历预先存储在rom中的学号信息，逐一和这个8位数相比较，如果有相匹配的信息，显示欢迎字样（此处用一个高电平表示），同时打开栅栏门（也用一个高电平表示）。 -- Functional Descr iption- 1 credit card
<leizi> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] 61EDA_B307

说明：步进电机/直流电机控制器 步进电机细分旋转，或不细分旋转 直流电机控制-Stepper Motor/DC Motor Controller Stepper Motor breakdown of rotation, with or without a breakdown rotation DC motor control
<李宁> 在 2024-11-19 上传 | 大小：114kb | 下载：0

[VHDL编程] VerilogHDLSource

说明：Verilog HDL程序设计教程配套源码-Verilog HDL Design Tutorial matching source
<tmjdone> 在 2024-11-19 上传 | 大小：166kb | 下载：0

[VHDL编程] stepper_motor_control_design_example

说明：步进电机 VHDL 控制，整步 半步 细分 actel FPGA使用-VHDL stepper motor control, whole-step half-step breakdown of the use of actel FPGA
<李宁> 在 2024-11-19 上传 | 大小：1.29mb | 下载：0

[VHDL编程] FT245BM

说明：这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序，用的是Verilog HDL语言-This is a MAX II CPLD module using USB transmit FT245BM reading and writing process, using Verilog HDL language
<杨林成> 在 2024-11-19 上传 | 大小：953kb | 下载：0

[VHDL编程] sy

说明：七段显示译码器（功能：将思维二进制数译成七段输出信号，驱动数码管显示）-Seven-Segment display decoder (functions: binary number will be thinking to seventh output signal, drive the digital display)
<snow> 在 2024-11-19 上传 | 大小：4kb | 下载：0

[VHDL编程] crc16_ccitt

说明：crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module. -crc_table.c is for reset se
<樊文杰> 在 2024-11-19 上传 | 大小：3kb | 下载：0