[VHDL编程] execute

说明：The pipeline SPIN VHDL code (execute part)
<Mehran> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] TimeClock

说明：能够在max3上显示24小时，并且具有定时功能，能够设定闹钟，具有正点报时-Max3 can display 24 hours, and has a timer function, be able to set the alarm, with punctual timekeeping
<段军> 在 2025-02-04 上传 | 大小：4.83mb | 下载：0

[VHDL编程] fetch

说明：The pipeline SPIN VHDL code (fetch part)
<Mehran> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] memory

说明：The pipeline SPIN VHDL code (memory part)
<Mehran> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：verilog hdl 编写的八位数码管24进制的数字钟，含清零功能-verilog hdl written eight digital tube 24 hex digital clock, with clear function ...
<少宇> 在 2025-02-04 上传 | 大小：1.88mb | 下载：0

[VHDL编程] acquisition_ad9887a1.3

说明：FPGA 将ad9887a输出的数据写入FIFO_00中，并计数输入的点频，行频和当前行频。将计数的点频，行频和场频数，以及行场信号输出信号（高电平有效）。 点频计数值为前一行的数据量。行频计数输出是前一场的计数。当前行频计数输出是当前行在这一场的行数。-FPGA will ad9887a output data is written FIFO_00 in and point counting input frequency, li
<周新云> 在 2025-02-04 上传 | 大小：543kb | 下载：0

[VHDL编程] zhengxianbo

说明：正弦波发生器，基于verilog语言编写的，不用用DAC模块，直接输出0和1电频，经过RC滤波后就可得到波形-Sine wave generator, based on verilog language, do not use the DAC module, direct output power frequency 0 and 1, RC-filtered waveform obtained after
<王凌> 在 2025-02-04 上传 | 大小：1.99mb | 下载：0

[VHDL编程] delta-sigma-DAC

说明：根据FPGA的∑-Δ D/A转换器的设计与实现策略，∑-Δ DAC的内部仅由2个10位的二进制加法器，1个10位的锁存器和一个D触发器组成，用FPGA实现时只需耗费极少的逻辑资源，即使用最小的FPGA也能实现。这是∑-Δ DAC实现的verilog语言-According to the FPGA Σ-Δ D/A converter design and implementation strategies, Σ-Δ DAC' s i
<王凌> 在 2025-02-04 上传 | 大小：1.27mb | 下载：0

[VHDL编程] BASYS2_CLOCK

说明：基于xilinx basys2开发板 实现数字钟功能-Development board based on xilinx basys2 digital clock function
<曾昶畅> 在 2025-02-04 上传 | 大小：248kb | 下载：0

[VHDL编程] multi-CPU

说明：Verilog开发的能下载到FPGA实验板上运行的多周期CPU-Verilog can be downloaded to the FPGA development board running experiments multi-cycle CPU
<gtx> 在 2025-02-04 上传 | 大小：1.95mb | 下载：0

[VHDL编程] vertex5_digilent_emac0_1gbps

说明：Digilent公司开发板GENESYS板载1Gbps网口实现驱动程序，实现回环模式的发送。-Digilent development board GENESYS onboard 1Gbps ethernet driver, send the loopback mode
<黄悦> 在 2025-02-04 上传 | 大小：6.72mb | 下载：0

[VHDL编程] SERDES_Introduction

说明：SERDES & CDR Fundamental SERDES Measurements How to Evaluate a SERDES Device? High Speed Design Consideration
<xu> 在 2025-02-04 上传 | 大小：1.25mb | 下载：0