[VHDL编程] Divider

说明：一个除法器的FPGA代码设计 Divider-fpga Divider
<林伟> 在 2025-04-25 上传 | 大小：2kb | 下载：0

[VHDL编程] Adder

说明：一个加法器的FpGA设计代码 fpga adder-fpga adder
<林伟> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] 15_tlc5620dac

说明：这是芯片tlc5420数字模拟信号传换实验，实验是用verilog语言写的，希望对大家有用-This is the pass the chip tlc5420 digital-to-analog signal change experiment, experiment verilog language written in the hope that useful. . .
<王坤> 在 2025-04-25 上传 | 大小：636kb | 下载：0

[VHDL编程] 13_vga256

说明：这是fpga vga显示实验，实验是用verilog语言写的，经过，能够显示，希望对大家有用-Fpga vga experiments is written with verilog language is proven to be able to display the hope that useful. . .
<王坤> 在 2025-04-25 上传 | 大小：718kb | 下载：0

[VHDL编程] sram_test

说明：SRAM read/write example
<ekim616> 在 2025-04-25 上传 | 大小：2kb | 下载：0

[VHDL编程] main_i2c

说明：the complete i2c core written in vhdl and tested on sparten 6 fpga
<shahzad> 在 2025-04-25 上传 | 大小：1.6mb | 下载：0

[VHDL编程] Digital-clock-design

说明：用VHDL语言设计数字钟.实现以下功能：正常走表，时间设置，闹钟设置，整点报时，闹钟提醒。-Digital clock using VHDL language . Achieve the following functions: normal walking table, time settings, alarm settings, the whole point timekeeping, alarm.
<xiaoyu> 在 2025-04-25 上传 | 大小：9kb | 下载：0

[VHDL编程] parity_chk_32

说明：这是一个32位的奇偶校验程序,VHDL代码,可用于FPGA.-32 bit parity check
<周君> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] parity_chk_32-

说明：这是一个用在FPGA上的, VHDL源码, 32位奇偶校验程序.-32 bit parity check
<周君> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] LCD_control

说明：VERILOG语言编写的LCD1602点阵屏的LCD控制器，用此模块可把MCU省掉，驱动屏幕变简单了-Dot matrix screen LCD controller VERILOG language LCD1602, this module MCU dispense driven screen easier
<wuquanxing> 在 2025-04-25 上传 | 大小：383kb | 下载：0

[VHDL编程] test

说明：ISE工程 包含各种基本部件 全加器 寄存器 解码器-The ISE project includes various basic components of the full adder register decoder
<wxp> 在 2025-04-25 上传 | 大小：2.4mb | 下载：0

[VHDL编程] 5fenpinqi

说明：实现5分频的分频器程序，并且使用仿真文件进行测试通过。-5 frequency divider program, and tested through simulation file.
<杨鹏飞> 在 2025-04-25 上传 | 大小：2kb | 下载：0