[VHDL编程] booth_mult

说明：布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test
<zhang> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] streamline_divider

说明：streamline 除法器，是国外一个工程师所写,verilog语言，modelsim测试-streamline divider
<zhang> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] lut_mult

说明：基于查找表的乘法器实现，verilog编写，Modelsim测试-use lut realize the mult
<zhang> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] FIFO

说明：Verilog代码，实现FIFO先入先出存储-FIFO CODE,VERILOG
<王毅> 在 2025-03-04 上传 | 大小：14kb | 下载：0

[VHDL编程] fdfdf

说明：红外解码至1062LCD显示 内含程序和代码-IR decoder to 1062LCD display contains procedures and code
<su> 在 2025-03-04 上传 | 大小：42kb | 下载：0

[VHDL编程] hw2_final

说明：讓LCD聖誕樹有變化，包括彩帶及移出螢幕等等。-Make xmas tree be displayed on LCD screen.
<黃曼薇> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] FORWARD_SMOOTHNESS_MUSIC

说明：前向空间平滑MUSIC算法的MATLAB程序，对刚接触这个领域的朋友很实用-Spatial Smoothing in MUSIC Algorithm
<邓豪> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] EDAshuzimiaobiao

说明：EDA数字秒表 一、总体设计要求： 设计一个数字秒表，共有6位输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分；秒表的最大计数容量为60分钟，当计时达60分钟后，蜂鸣器报警；秒表还需有一个启动信号和一个归零信号，以便秒表能随意启停及归零。 二、技术要点： 1.秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。 2.最关键的是精确的100Hz计时脉冲如何获得，可由高频时钟信号经分
<枫叶儿2012> 在 2025-03-04 上传 | 大小：900kb | 下载：0

[VHDL编程] counternew

说明：counter program in verilog
<Senthil> 在 2025-03-04 上传 | 大小：234kb | 下载：0

[VHDL编程] nand

说明：nand program in verilog
<Senthil> 在 2025-03-04 上传 | 大小：997kb | 下载：0

[VHDL编程] Traffic_Light

说明：traffic lifght in verilog
<Senthil> 在 2025-03-04 上传 | 大小：130kb | 下载：0

[VHDL编程] CarryLA_Adder

说明：carry look ahead adder in verilog
<Senthil> 在 2025-03-04 上传 | 大小：44kb | 下载：0