[VHDL编程] 10fenpingqi

说明：1、分别用IF语句和CASE语句设设计一个10分频器。 2、设计一个24进制加法计数器。 3、设计一个有使能端控制的4位减法计数器。 4、用case语句设计一个3-8译码电路 5、用CASE语句设计一个共阳极的七段译码电路。 6、已知输入信号为6MHZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 7、已知输入信号为9HZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该
<fox> 在 2025-03-06 上传 | 大小：2kb | 下载：0

[VHDL编程] PWM

说明：pwm小程序 可以用于调节电压，输出不同的占空比的PWM波形-the pwm applet can be used to adjust the voltage, the output duty cycle of the PWM waveform
<朱一> 在 2025-03-06 上传 | 大小：49kb | 下载：0

[VHDL编程] EEPROM

说明：EEROM的读写程序并在数码管显示送入的数。程序可以应用-The EEROM literacy program and in the digital display the incoming number. Program can be applied
<朱一> 在 2025-03-06 上传 | 大小：71kb | 下载：0

[VHDL编程] ssd

说明：一个fpga开发板上的数码管应用,是用verilog编写，已经在开发板上-a SSD practice
<师孝炎> 在 2025-03-06 上传 | 大小：139kb | 下载：0

[VHDL编程] calender

说明：这是用Verilog语言编写的万年历源代码，其中以小时为最小单位，可以区分闰年。有瑕疵还望海涵。-This is the calendar source code written in Verilog language, which hour is the smallest unit that can differentiate between leap years.
<年伦> 在 2025-03-06 上传 | 大小：25kb | 下载：0

[VHDL编程] CPU

说明：多周期cpu结构有特点，性能优良，便于理解。-This cpu is very good.It is easy to understand.
<fredric> 在 2025-03-06 上传 | 大小：7kb | 下载：0

[VHDL编程] bysj

说明：基于FPGA频率特性仪，随着世界新进水平发展，测试电路频率是重点-FPGA frequency characteristics of instrument，With the development of a new world advanced level, the test circuit frequency is the key
<冯仑> 在 2025-03-06 上传 | 大小：17kb | 下载：0

[VHDL编程] DDS_SOPC

说明：介绍了一种基于DDS/ SOPC技术的谐波信号发生器的设计方案, 详细论述了DDS的 工作原理及SOPC的设计过程。在设计中将DDS模块和MCU模块集成到一个单片FPGA上, 使设计出的系统具有集成度高、灵活性好等优点。-This paper presents a design of harmonic signal generator based on DDS/SOPC technology, particularly disc
<斯蒂芬> 在 2025-03-06 上传 | 大小：1.78mb | 下载：0

[VHDL编程] FPGAandAT89S52

说明：实现单片机与ＦＰＧＡ通信、传输数据、主要用于做ＦＰＧＡ信号发生器-FPGA and AT89SS52
<沈宣佐> 在 2025-03-06 上传 | 大小：1kb | 下载：0

[VHDL编程] quatus2_example

说明：这是一个典型的利用quatus2进行设计的案例，可以让你对quatus2的设计有一个总体的感受！-This is a typical design using the program quatus2 which can help you kown this promgram soon.
<张勐> 在 2025-03-06 上传 | 大小：1.07mb | 下载：0

[VHDL编程] Four-adder-and-four--counter

说明：4位全加器和计数器的verilog的例程，还有四位全加器的仿真程序。-Four QuanJia device and counter verilog of the routines, and four QuanJia device simulation program.
<明晓昕> 在 2025-03-06 上传 | 大小：3kb | 下载：0

[VHDL编程] decoder-realizing-of-FPGA

说明：译码器的fpga相应的代码，还有仿真实现。在这里设计的七段数码管显示译码器是采用case语句来实现的。-Decoder fpga corresponding code, and simulation. In the design here seven segment digital pipe display the decoder is the case of the realization of the statements.
<明晓昕> 在 2025-03-06 上传 | 大小：243kb | 下载：0