[VHDL编程] writing-testbench

说明：教你如何写VHDL或VerilogHDL的testbench文件，非常有利于FPGA的波形仿真-Teaches you how to write VHDL or VerilogHDL the testbench file, is very conducive to the waveform simulation of FPGA
<赵明臣> 在 2025-03-16 上传 | 大小：12.06mb | 下载：0

[VHDL编程] Full.adder

说明：Verilog的RTL级别全加器和测试平台，测试通过-Verilog RTL level full adder and test benck
<> 在 2025-03-16 上传 | 大小：1kb | 下载：0

[VHDL编程] Gate.level.adder

说明：Verilog 门电路级别的全加器，测试通过-Verilog Gate Level adder and testbenck
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[VHDL编程] fifo89

说明：一个先进先出缓冲器的vhdl源代码，深度是8，宽度是9位。-A FIFO CODE IN VHDL.
<巍山劲松> 在 2025-03-16 上传 | 大小：1kb | 下载：0

[VHDL编程] GCD

说明：Verilog 最大公约数设计RTL级代码和芯片设计图-Verilog GCD Design and synthesis layout
<> 在 2025-03-16 上传 | 大小：215kb | 下载：0

[VHDL编程] Block.nonblock

说明：verilog 中阻塞和非阻塞的电路设计的比较 代码和设计图-Verilog and VHDL block and nonblock design comparison code and layout
<> 在 2025-03-16 上传 | 大小：101kb | 下载：0

[VHDL编程] 4.ripple.counter

说明：4位 ripple的寄存器计数器，代码和设计图-4 bit ripple counter code and layout
<> 在 2025-03-16 上传 | 大小：19kb | 下载：0

[VHDL编程] 4bit.lfsr.counter

说明：4 bit lfsr 随机数 移位计数器-4bit lfsr counter and layout
<> 在 2025-03-16 上传 | 大小：14kb | 下载：0

[VHDL编程] divider16

说明：16位小数除法器verilog源码，可综合的，已经仿真过。-16bit fractional numeral divider verilog source
<maxwellqq> 在 2025-03-16 上传 | 大小：1kb | 下载：0

[VHDL编程] brentkung_8

说明：8位的brentkung加法器树，在ISE环境下-8-bit brentkung adder tree, the ISE environment
<abby> 在 2025-03-16 上传 | 大小：183kb | 下载：0

[VHDL编程] brentkung_16

说明：16位的brentkung加法器树，在xilinx软件下-16-bit brentkung adder tree, under the xilinx software
<abby> 在 2025-03-16 上传 | 大小：402kb | 下载：0

[VHDL编程] array_multiplier

说明：4X4阵列乘法器，图可以按程序画看看，可以改进-4X4 array multiplier, see Figure can draw according to the procedure can improve
<abby> 在 2025-03-16 上传 | 大小：125kb | 下载：0