[VHDL编程] clock_divider.vhd

说明：A generic clock divider described in VHDL language
<Marcos> 在 2025-03-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ethmac

说明：ethmac IP CORE VHDL IN QUARTUS-ethmac IP CORE VHDL IN QUARTUSII
<thegreeneyes> 在 2025-03-15 上传 | 大小：87kb | 下载：0

[VHDL编程] i2c

说明：I2C IP CORE Verilog quartus-I2C IP CORE Verilog quartusii
<thegreeneyes> 在 2025-03-15 上传 | 大小：11kb | 下载：0

[VHDL编程] spi

说明：SPI IP CORE Verilog quartus-SPI IP CORE Verilog quartusii
<thegreeneyes> 在 2025-03-15 上传 | 大小：1.42mb | 下载：0

[VHDL编程] uart

说明：uart IP CORE Verilog quartus-uart IP CORE Verilog quartusii
<thegreeneyes> 在 2025-03-15 上传 | 大小：36kb | 下载：0

[VHDL编程] wishbone

说明：wishbone IP CORE Verilog quartus-wishbone IP CORE Verilog quartusii
<thegreeneyes> 在 2025-03-15 上传 | 大小：13kb | 下载：0

[VHDL编程] eBook.Verilog.VHDL.Golden.Reference.Guide

说明：VHDL programming PDF
<Heena> 在 2025-03-15 上传 | 大小：272kb | 下载：0

[VHDL编程] EP1C3_12_8_GW481

说明：等精度频率计 基于fpga的等精度频率计设计 利用Quartus||进行仿真-And other precision frequency meter fpga based design of equal precision frequency meter using Quartus | | simulation
<洛> 在 2025-03-15 上传 | 大小：343kb | 下载：0

[VHDL编程] HDB3ymq

说明：通信原理课程设计 关于HDB3译码器的VHDL语言实现-use vhdl to transform HDB3
<jiangxu> 在 2025-03-15 上传 | 大小：2kb | 下载：0

[VHDL编程] FIFO

说明：这是用VHDL设计的一个8*9阵列的D触发器组成FIFO（first in first out）-This is a VHDL design using an 8* 9 array of D flip-flop composed of FIFO (first in first out)
<crossover> 在 2025-03-15 上传 | 大小：9kb | 下载：0

[VHDL编程] 57578855seg73

说明：基于VHDL的数字技术器 完成各种的计数器的设计-Digital device
<bbc0574025> 在 2025-03-15 上传 | 大小：197kb | 下载：0

[VHDL编程] SDR

说明：直接序列扩频通信的Verilog仿真代码，在Quartus II中实现。-Direct sequence spread spectrum communication Verilog simulation code, implemented in Quartus II.
<liuqian> 在 2025-03-15 上传 | 大小：1.21mb | 下载：0