[VHDL编程] DDSsingal

说明：三相直接数字频率合成器dds的VHDL源码，希望对大家有帮助-three-phase direct digital frequency synthesizers dds VHDL source code, we hope to help
<xingyang> 在 2024-11-15 上传 | 大小：17kb | 下载：0

[VHDL编程] E016_X-HDL3.2.52

说明：VHDL和Verilog代码互转工具,对EDA工程人员会有很大的帮助.-VHDL and Verilog code referrals tools, EDA staff to be very helpful.
<张华> 在 2024-11-15 上传 | 大小：3.78mb | 下载：0

[VHDL编程] xst3_video

说明：基于XILINX的XC3系列FPGA的VGA控制器的VHDL源程序。-based on the XC3 XILINX FPGA series VGA controller VHDL source.
<xuphone> 在 2024-11-15 上传 | 大小：159kb | 下载：0

[VHDL编程] DMADMA_fanli

说明：详细介绍nios DMA范例,很有帮助的.-Nios DMA detailed examples, very helpful.
<朱蒙蒙> 在 2024-11-15 上传 | 大小：6kb | 下载：0

[VHDL编程] i2c_slave_con

说明：可以支持连续读写的i2cslave源码，很适合作为master的testbench来用-can support continuous reading i2cslave source, very suitable as a master to the use of testbench
<uongue> 在 2024-11-15 上传 | 大小：2kb | 下载：0

[VHDL编程] VERILOGCOMP

说明：
<周正华> 在 2024-11-15 上传 | 大小：7kb | 下载：0

[VHDL编程] VERILOGTIME

说明：利用10M 的时钟，设计一个单周期的周期波形-use 10M clock, the design of a single-cycle waveform cycle
<周正华> 在 2024-11-15 上传 | 大小：5kb | 下载：0

[VHDL编程] VERILOGBLOCK

说明：在blocking 模块中按如下写法，仿真与综合的结果会有什么样的变化？作出仿真 波形，分析综合结果。 -in blocking module by the following wording, simulation and synthesis of the results will be what kind of changes? Make simulation waveform analysis and comprehens
<周正华> 在 2024-11-15 上传 | 大小：9kb | 下载：0

[VHDL编程] VERILOGSELE

说明：运用always 块设计一个八路数据选择器。要求：每路输入数据与输出数据均为4 位2进制数，当选择开关(至少3 位)或输入数据发生变化时，输出数据也相应地变-always use a block design options for the Eighth Route Army data. Requirements : every road input data and output data are four two-band numb
<周正华> 在 2024-11-15 上传 | 大小：14kb | 下载：0

[VHDL编程] modelsim_userguide

说明：仿真软件MODELSIM的用户使用手册，对MODELSIM用户有很大帮助。-MODELSIM simulation software users manuals, MODELSIM users to be of much help.
<liujie> 在 2024-11-15 上传 | 大小：3.72mb | 下载：0

[VHDL编程] sdr_sdram

说明：详细的SDRAM控制器HDL代码，最顶层代码，很清晰-detailed SDRAM controller HDL code top-level code, it was very clear
<陈建勇> 在 2024-11-15 上传 | 大小：3kb | 下载：0

[VHDL编程] sdr_data_path

说明：SDRAM控制器Verilog员代码，数据链路模块，完成和顶层模块的数据交换-SDRAM controller member Verilog code, data link module, Top module completed and the data exchange
<陈建勇> 在 2024-11-15 上传 | 大小：2kb | 下载：0