[VHDL编程] ARM

说明：a source code for arm7 with manual and data path
<elahe> 在 2025-03-09 上传 | 大小：1.43mb | 下载：0

[VHDL编程] SAYEH

说明：core of a cpu that the of it,is sayeh
<elahe> 在 2025-03-09 上传 | 大小：31kb | 下载：0

[VHDL编程] alu

说明：加法器源码 CPU设计专用 VHDL实现-Source adder VHDL CPU designed to achieve specific
<yuxiang> 在 2025-03-09 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：VHDL上百实例 包括 ADDER LATCH FIPPER AND ETC-VHDL hundreds of examples, including ADDER LATCH FIPPER AND ETC ..
<yuxiang> 在 2025-03-09 上传 | 大小：304kb | 下载：0

[VHDL编程] Hspicegramar

说明：HSPICE 语法介绍 国外人经常用的 我靠这么长-Introduction HSPICE syntax often used by foreign
<yuxiang> 在 2025-03-09 上传 | 大小：88kb | 下载：0

[VHDL编程] AD9516

说明：在雷达模拟系统中实现AD9516定时程序-AD9516
<jianghuiqing> 在 2025-03-09 上传 | 大小：21kb | 下载：0

[VHDL编程] hou

说明：这是一个通信系统仿真随机过程的源程序，希望能对你有用 -hi，heihie
<mr hou> 在 2025-03-09 上传 | 大小：1kb | 下载：0

[VHDL编程] ADPCMverilog

说明：ADPCM编码的Verilog编码实现，代码有详细的注释，编译通过-ADPCM coding Verilog code, the code has detailed notes, compiled by
<郭暧闵> 在 2025-03-09 上传 | 大小：2.34mb | 下载：0

[VHDL编程] uart

说明：状态机实现的可配置uart模块，经过fpga验证-State machine implementation can be configured to uart module, after verification fpga
<sj> 在 2025-03-09 上传 | 大小：2kb | 下载：0

[VHDL编程] IDEinterface

说明： IDE接口时序和最全的接口定义，通过它可以实现硬盘的扇区读写-IDE interface timing and the most comprehensive interface definition, it can be achieved by sector hard disk read and write
<wang> 在 2025-03-09 上传 | 大小：416kb | 下载：0

[VHDL编程] tongxin

说明：串口与电脑的通信 可以用调试助手 进行试验 采用verilog语言设计 编译已通过-Serial communication with the computer test can be used with debugging assistant compiled verilog language design has passed
<王冠> 在 2025-03-09 上传 | 大小：499kb | 下载：0

[VHDL编程] anjianshumaguan

说明：按键与数码管显示 采用verilog语言编译 可在quarter ii编译 所有文件都包含了-Buttons and digital display with verilog language compiler can be compiled in the quarter ii files contain all
<王冠> 在 2025-03-09 上传 | 大小：249kb | 下载：0