[VHDL编程] fskpsk

说明：psk信号发生器在这个实验中，需要输入一个整周期内100个采样点的值，没有利用查找表的方法实现，而是直接在程序中输入100个采样点的值。2FSK/2PSK主要包括两部分2FSK信号发生器和2PSK信号发生器。2FSK信号发生器主要有分频器，m序列产生器，跳变检测，正弦信号发生器和DAC几个部分组成。2FSK的关键是通过判断信号跳变是来改变频率的变化，2PSK的关键是通过信号的跳变来改变相位的变化。-psk信号发生器
<aaa111> 在 2025-03-05 上传 | 大小：364kb | 下载：0

[VHDL编程] frequency

说明：基于XILINX平台设计的数字频率计，在FPGA内部设计信号源，产生100KHz方波，板上数码管用于显示被测信号频率，并显示6位有效数字，实现对TTL电平的测试，测量精度为10Hz。-: The digital frequency meter based on XILINX development terrace generates 100 KHz square waves by a supply oscillator within F
<wen> 在 2025-03-05 上传 | 大小：121kb | 下载：0

[VHDL编程] FAQ_DDS

说明：FAQ about the using of DDS
<shark> 在 2025-03-05 上传 | 大小：616kb | 下载：0

[VHDL编程] i2c

说明：该压缩包包含了i2c core设计所需的详细时序说明书以及用verilog编写的core的源代码、仿真模块。-The archive contains the i2c core design specifications required for the detailed timing and preparation of the core with the verilog source code, the simulation mod
<jinyongchen> 在 2025-03-05 上传 | 大小：4.21mb | 下载：0

[VHDL编程] ByVHDL

说明：示波器的VHDL，內為繁體中文，可能需要有支援的才能看內容，希望對大家有幫助。-Oscilloscope VHDL, in Traditional Chinese, may need support to look at the content, we want to help.
<bolinjian> 在 2025-03-05 上传 | 大小：223kb | 下载：0

[VHDL编程] AND1NV.jpg

说明：该输出（OUT1）是输入产品（负和POS）-The output(out1) is the product of input(neg and pos)
<jimmy> 在 2025-03-05 上传 | 大小：14kb | 下载：0

[VHDL编程] fulladder

说明：vhdl code for full adder program using libero software.
<swap> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] 3-input_majority_detector

说明：这是一个3输入多数探测器.它有3个输入（A，乙，丙）和1个输出（Y）-This is a 3 input majority detector.It have 3 input(a,b,c) and 1 output(y)
<jimmy> 在 2025-03-05 上传 | 大小：17kb | 下载：0

[VHDL编程] user-guide

说明：xilinx用户指南for ML505/ML506/ML507-User Guide
<portia> 在 2025-03-05 上传 | 大小：765kb | 下载：0

[VHDL编程] 01269753

说明：Biometric IEEE paper1
<sakthisanmuga> 在 2025-03-05 上传 | 大小：686kb | 下载：0

[VHDL编程] mcu-fpga

说明：目录 FPGA & MCU 开发板介绍 实验1 QuartusII 软件应用 实验2 Keil C51 应用 实验3 字符型LCD YM1602 的应用 实验4 带字库的中文LCD YM12864 的应用 实验5 时钟芯片DS1302 的应用 实验6 I2C 总线器件AT24C64 的应用 实验7 数字温度传感器的应用 实验8 行列式键盘 实验9 硬件电子琴的设计 实验10 AD 与DA 的使
<lyy> 在 2025-03-05 上传 | 大小：1.56mb | 下载：0

[VHDL编程] foundatonise

说明：WATCHVER is a top level Verilog type project of a Stop Watch. DESIGN TYPE: Foundation ISE (chip V50 BG256 -6) -WATCHVER is a top level Verilog type project of a Stop Watch. DESIGN TYPE: Foundat
<SEEDSTART> 在 2025-03-05 上传 | 大小：121kb | 下载：0