[VHDL编程] VHDL-diante-KONGZHI-CHENGXU

说明：一个VHDL电梯控制器的程序1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按
<liuchao> 在 2025-02-26 上传 | 大小：9kb | 下载：0

[VHDL编程] Karnaugh_Maps

说明：In the logic circuit design, we have to optimize the logic. On the one of method, it is used karnaugh map.-In the logic circuit design, we have to optimize the logic. On the one of method, it is used karnaugh map.
<male> 在 2025-02-26 上传 | 大小：47kb | 下载：0

[VHDL编程] Verilog

说明：一些用verilog编写的小程序，有全加器，计数器，比较器VGA显示，键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
<于苏> 在 2025-02-26 上传 | 大小：8.49mb | 下载：0

[VHDL编程] stop_watch

说明：实现跑表功能精确度为0.01秒。（使用ACEX1K系列EP1K30TC144-3芯片）-Stopwatch function to achieve an accuracy of 0.01 seconds. (Using ACEX1K series EP1K30TC144-3 chip)
<Haifengqingfu> 在 2025-02-26 上传 | 大小：185kb | 下载：0

[VHDL编程] vhdl

说明：数字密码锁的设计 这是本人一周实习 实现的，完全正确，请放心！-vhdl sheji
<马生> 在 2025-02-26 上传 | 大小：7kb | 下载：0

[VHDL编程] e1framerdeframer

说明：E1 fr a mer/De-fr a mer, Also include the data check (CRC) and channel coding/decoding-E1 fr a mer and defr a mer, clock adjust, clock phase adjust
<章容> 在 2025-02-26 上传 | 大小：17kb | 下载：0

[VHDL编程] notefortx_src

说明：数字电视，清华大学关于dtmb调制器的 代码描述-Digital TV, Tsinghua University, the code on the dtmb modulator described
<jack> 在 2025-02-26 上传 | 大小：24kb | 下载：0

[VHDL编程] dayclock

说明：EDA电子钟，除了基本的功能以外，可实现秒表，闹钟等功能。-EDA electronic clock。include the second clock,alarm clock.
<sunying> 在 2025-02-26 上传 | 大小：980kb | 下载：0

[VHDL编程] div

说明：VERILOG除法器，已经调试好。大家可以参照学习.-sub-divided function,I have debug it right.It is helpful to you
<xiaowang> 在 2025-02-26 上传 | 大小：126kb | 下载：0

[VHDL编程] BEE

说明：蜂鸣器实验verilog代码，我已经调试好。希望供大家学习使用。-Verilog HDL experiment code for bee. Debug it right.
<xiaowang> 在 2025-02-26 上传 | 大小：81kb | 下载：0

[VHDL编程] moore

说明：moore状态机实验verilog代码，我已经调试好。希望供大家学习使用。-moore state machine code of verilog HDL.Debug it right.
<xiaowang> 在 2025-02-26 上传 | 大小：289kb | 下载：0

[VHDL编程] miaobiao

说明：秒表实验verilog代码，我已经调试好。希望供大家学习使用。-clock using counter code of verilog HDL.I debug it right
<xiaowang> 在 2025-02-26 上传 | 大小：391kb | 下载：0