[VHDL编程] vacantfiles3

说明：nexys 2 vga working files
<Enticing Fury> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] vacantfiles4

说明：unknown vga files but still helpful
<Enticing Fury> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] blaFiles01

说明：what else can we upload better?
<Enticing Fury> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] counter

说明： 实现了从0到59的计数，并通过数码管动态显示，已在开发板上试验成功-Implements counting from 0 to 59, and through the dynamic display of digital control has been successfully tested in the development board
<顾婷婷> 在 2025-02-25 上传 | 大小：221kb | 下载：0

[VHDL编程] WaveGenerator-CPLD-10-05-09-16-28

说明：基于CPLD的DDS信号发生器，将I2Cflash中的波形数据读出，并将其并行输出，再通过DA转换，得到模拟波形。开发工具是quartusII7.2-The DDS signal generator based on CPLD will I2Cflash the waveform data read out, and its parallel output, and then through the DA converter, are
<朱澄澄> 在 2025-02-25 上传 | 大小：819kb | 下载：0

[VHDL编程] arm_move

说明：An effort has been made to design a robot, which loads and unloads an object to the station depending on the request. The sensor connected to the robot will sense the request and initiate the correct sequence of operatio
<joja> 在 2025-02-25 上传 | 大小：26kb | 下载：0

[VHDL编程] jtd

说明：用VerilogHDL设计的交通灯控制器，经FPGA验证过-a process based on VerilogHDL is about traffic-light controlling.
<tianqingse> 在 2025-02-25 上传 | 大小：15kb | 下载：0

[VHDL编程] encode

说明：这是一个EDA实验课题目，用VHDL语言编写的3-8位编码器，-This is a subject of EDA present experiment, using VHDL language in the 3-8 position encoder
<冉天纲> 在 2025-02-25 上传 | 大小：186kb | 下载：0

[VHDL编程] S_81

说明：内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等-There are 8-3 decoder, 8-bit adder, digital clock, digital display, 74ls138, 8,4 bit counter, d, rs flip-flops, adders, traffic lights, etc.
<fsdf> 在 2025-02-25 上传 | 大小：884kb | 下载：0

[VHDL编程] dotmatrix

说明：MAXplus 2 课程设计 点阵的动态显示-A programme of VHDL developed in MAXplus 2 to display one s name in a shifting way.
<刘进> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] sdh1

说明：本段代码是关于SDH帧的操作的一段VHDL的代码。 主要需求为两部分： 1. 从连续传输的SDH字节流中找出帧头。 2. 从SDH字节流中，提取F1字节，并按照要求输出。-This section of code is on the operation of a SDH fr a me VHDL code. Two main needs: 1. From the continuous transmission of SDH
<mao> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module modul
<mao> 在 2025-02-25 上传 | 大小：6kb | 下载：0