[VHDL编程] trafficlight

说明：簡易紅綠燈雙向能設定秒數 快來下載吧 好用喔-Simple two-way traffic lights can be set to the number of seconds
<魏鉉諳> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] DDS__VERILOG____

说明：实现dds，能够实现dds设计，是本人收集的-Achieve dds, dds design can be achieved, is my collection
<energy> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] jipinqicepinzhou

说明：计频器有两种测量方法，即测频和测周，我们提出选用测频的方法，但是有时老师也会让我们编写可以选用测频、测周并且两者可以自动选择的程序，本程序即可达到这个要求。-Frequency meter, there are two measuring methods, that is, the frequency measurement and test week, we put forward to use frequency measure,
<amy> 在 2025-02-25 上传 | 大小：629kb | 下载：0

[VHDL编程] daling

说明：利用MUXPLUSII平台实现工业打铃功能。-MUXPLUSII platform using industry fight bell function.
<amy> 在 2025-02-25 上传 | 大小：748kb | 下载：0

[VHDL编程] Verilogexamples

说明：Verilog初学编程实例，包括源程序及QuartusⅡ仿真结果，适合初学者了解学习-Verilog beginner programming examples, including source code and Quartus Ⅱ simulation results, suitable for beginners to understand the learning
<kinderce> 在 2025-02-25 上传 | 大小：3.47mb | 下载：0

[VHDL编程] VHDL_clock

说明：VHDL数字钟设计程序 设计要求 基本要求： 1、24小时计数显示； 2、具有校时功能（时，分） ； 附加要求： 1、实现闹钟功能（定时，闹响）；--VHDL design process digital clock design basic requirements: 1.24 hours count display 2, when a school function (hour, minute) additional requi
<苹果熊> 在 2025-02-25 上传 | 大小：70kb | 下载：0

[VHDL编程] traffic

说明：本实验模拟路口的红黄绿交通灯的变化过程，用LED灯表示交通灯，并在数码管上显示当前状态剩余时间。 -- 红灯持续时间为30秒，黄灯3秒，绿灯30秒-traffic lights
<zz> 在 2025-02-25 上传 | 大小：187kb | 下载：0

[VHDL编程] A_VHDL_process_elevator_controller

说明：一个VHDL电梯控制器的程序:A VHDL process elevator controller-An elevator controller VHDL procedures: A VHDL process elevator controller
<jk> 在 2025-02-25 上传 | 大小：117kb | 下载：0

[VHDL编程] jiyufpgazhijiepinlvhechengqi

说明：FPGA的直接频率合成器的设计,新颖独特,很好的频率合成器的参考资料,尤其是运用逻辑门阵列的有参考价值.-Direct frequency synthesizer FPGA design, novel and unique, good reference frequency synthesizer, in particular the use of logic gate arrays have reference value.
<烟雨楼> 在 2025-02-25 上传 | 大小：146kb | 下载：0

[VHDL编程] ans

说明：数字式竞赛抢答器 实现功能 1.四路抢答功能，带抢答超时和答题超时功能； 2.计分显示功能，每组对应两个数码管，能显示0-99的分值，复位初值为10。 -Digital Competition Responder features a realization. Quad Responder function, with time out and answer time-out function Responder 2
<lhr> 在 2025-02-25 上传 | 大小：411kb | 下载：0

[VHDL编程] byteblaster

说明：Altera并口下载线的详细说明资料，有了它，你就能自己制作一根下载线啦！-Altera a detailed descr iption of the parallel port download cable data, with it, you can create a download cable own it!
<王家祥> 在 2025-02-25 上传 | 大小：100kb | 下载：0

[VHDL编程] altera_de2_vhdl

说明：Tutorial of VHDL with Altera DE2 board: quartus II and DE2 board The target do the BCD sum of input data coded with the switches and display the result on 7 segment display
<candido> 在 2025-02-25 上传 | 大小：576kb | 下载：0