[VHDL编程] QPSK

说明：基于FPGA的QPSK调制解调电路设计与实现 -QPSK
<冯晓昊> 在 2025-04-23 上传 | 大小：41kb | 下载：0

[VHDL编程] VHDLLPM

说明：应用vhdl语言，调用lmp块，非常有用，电子类设计必备-Application vhdl language, called lmp block, very useful, necessary electronic design
<gump> 在 2025-04-23 上传 | 大小：344kb | 下载：0

[VHDL编程] SignalTap_IIFPGA

说明：在使用vhdl编程中，用signaltap进行逻辑仿真，fpga，有用-Using vhdl programming, with signaltap logical simulation, fpga, helpful
<gump> 在 2025-04-23 上传 | 大小：214kb | 下载：0

[VHDL编程] A_D_translate

说明：利用实验板上的ADC0809做A/D转换器，实验板上的电位器提供模拟量输入，编制程序，将模拟量转换成二进制数字量，在数码管的最高两位显示出数字量来。另外要把模拟量值在数码管的最低三位显示出来。例如显示“80 2.50”（ 其中80是采样数值，而2.50是电压值。要求程序可连续运行以便测量不同的模拟电压（类似于电压表） （注意：多次采集求平均值可提高转换精度） -Experimental board do ADC0809 A/D
<yangxiao> 在 2025-04-23 上传 | 大小：52kb | 下载：0

[VHDL编程] display_with_dia

说明：本实验仪提供了6 位8段码LED显示电路，学生只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后，选择相应显示位。 本实验仪中 8位段码输出地址为0X004H，位码输出地址为0X002H。此处X是由KEY/LED CS 决定，参见地址译码。 做键盘和LED实验时，需将KEY/LED CS 接到相应的地址译码上。
<yangxiao> 在 2025-04-23 上传 | 大小：134kb | 下载：0

[VHDL编程] led_control

说明：本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择
<yangxiao> 在 2025-04-23 上传 | 大小：1.15mb | 下载：0

[VHDL编程] DDSVerilog

说明：Verilog 实现的DDS源码，可以配合NiosII软核使用 -Verilog realization of DDS source, you can use with soft-core NiosII
<张松松> 在 2025-04-23 上传 | 大小：3kb | 下载：0

[VHDL编程] yedek_son

说明：a basic Mode Decision hardware for Variable Block Size Motion Estimation in verilog
<dumbmage> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] divider

说明：verilog divider hardware
<dumbmage> 在 2025-04-23 上传 | 大小：29kb | 下载：0

[VHDL编程] GrayCounter2

说明：gray counter for async FIFO design
<zismad> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] i2c_bus

说明：i2c总线控制器的verilog的实现，编译环境quartus-i2c bus controller verilog implementation, build environment quartusII
<杜征宇> 在 2025-04-23 上传 | 大小：485kb | 下载：0

[VHDL编程] 1000samples-on-verilog

说明：1000个Verilog编写的例程~绝对超值!-Routines written in Verilog 1000 ~ absolute value!
<孙文> 在 2025-04-23 上传 | 大小：1.1mb | 下载：0