[VHDL编程] qdq

说明：用vhdl实现的抢答器，能实现20秒抢答倒计时，犯规报警，重置，计分功能。-Responder using vhdl implementation, can achieve 20 seconds to answer in the countdown, fouls alarm, reset, scoring functions.
<王瑞> 在 2025-02-12 上传 | 大小：257kb | 下载：0

[VHDL编程] plj

说明：基于cpld 频率计程序，测量频率范围1Hz到99999Hz -On cpld frequency counter program, measurement frequency range of 1Hz to 99999Hz
<心蓝海> 在 2025-02-12 上传 | 大小：149kb | 下载：0

[VHDL编程] 2c8_lcd12864

说明：用quartus8.1创建的基于ALter公司的EP2C8的12864液晶显示一幅画的完整工程文件。-Quartus8.1 created using the company' s EP2C8 based ALter liquid crystal display a picture of the 12864 complete project file.
<胡丹> 在 2025-02-12 上传 | 大小：148kb | 下载：0

[VHDL编程] eda

说明：cpld开发板电路图，刚下载的，还不错，给大家看看。-the map of cpld developed board。
<c67890> 在 2025-02-12 上传 | 大小：93kb | 下载：0

[VHDL编程] AdControl

说明：AD7470_7472 采样的verilog 代码，通过硬件调试直接可用的，程序里 定义了100个8位存储器，用于接收采样的数据，当100个数据接收完毕时不在接收 ，并一直开始循环输出 所采数据。用时 修改下就行-FPGA code for analogue and digital conversion,which has been tested with hardware.
<yangyanwen> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] EDAFIR

说明：采用vhdl代码编写的滤波器仿真，对初学者有一定的帮助。-Vhdl coding using filter simulation, there is some help for beginners.
<韩亦勇> 在 2025-02-12 上传 | 大小：1.09mb | 下载：0

[VHDL编程] 8051core-Verilog

说明：利用VerilogHDL语言，编程实现8051单片机的功能，在FPGA的工程中有广泛的应用-Use VerilogHDL language programming 8051 microcontroller functions in FPGA projects in a wide range of applications
<luosheng> 在 2025-02-12 上传 | 大小：51kb | 下载：0

[VHDL编程] data_transmission

说明：并行数据流转换为一种特殊的串行数据流 重点在通信协议的实现上 注意同一时钟驱动几个信号时，若信号需要分别使用跳变沿或电平有效，那么分别用时钟的不同沿进行驱动-Parallel data streams into a special kind of serial communication protocol data stream focuses on the realization of the same clock-drive
<luosheng> 在 2025-02-12 上传 | 大小：444kb | 下载：0

[VHDL编程] detect_signal

说明：此程序完成一个序列检测的功能，检测10010序列，适当改进，可以用于FPGA中信号检测-This process is complete a sequence of test functions, test 10010 sequence, appropriate improvements can be used for FPGA in the signal detection
<luosheng> 在 2025-02-12 上传 | 大小：215kb | 下载：0

[VHDL编程] FIR_lowpass

说明：在FPGA上实现一个FIR滤波器，适当修改滤波器参数，就可以运用于自己的工程中-In the FPGA to achieve a FIR filter, appropriate changes to filter parameters, you can apply your own project
<luosheng> 在 2025-02-12 上传 | 大小：435kb | 下载：0

[VHDL编程] FIFO

说明：设计了一个具有双时钟信号，双复位信号的FIFO，用于FPGA中的数据缓冲，RAM的定义是参数型，可以根据自己的需求，修改此参数，完成RAM的容量扩展。程序中有详细的说明-Designed a dual-clock signal, double reset signal FIFO, for the FPGA in the data buffer, RAM is defined as parameter type, according to
<luosheng> 在 2025-02-12 上传 | 大小：179kb | 下载：0

[VHDL编程] 8BITCONDITIONALSUMADDER

说明：it is verilog code for 8 bit conditional sum adder using veriwe-it is verilog code for 8 bit conditional sum adder using veriwell
<kaleem> 在 2025-02-12 上传 | 大小：29kb | 下载：0