资源列表
[VHDL编程] crc8
说明:8位crc的verilog设计 通过仿真综合验证并已应用在工程里面 -verilog of 8bit error checkout<yangyanwen> 在 2025-02-10 上传 | 大小:1kb | 下载:0
[VHDL编程] DPLL
说明:全数字锁相环的verilog设计,已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog<yangyanwen> 在 2025-02-10 上传 | 大小:1kb | 下载:0
[VHDL编程] verilogDiv
说明:高精度的二进制触发电路的verilog 源代码 结果低10位二进制数为小数 -binary divider designed with verilog<yangyanwen> 在 2025-02-10 上传 | 大小:2kb | 下载:0
[VHDL编程] sdram_controler
说明:SDRAM 读写控制器的 verilog 三星公司源代码-verilog design for SDRAM read and write<yangyanwen> 在 2025-02-10 上传 | 大小:3kb | 下载:0
[VHDL编程] trafficled
说明:数字电路的交通灯设计,具有主道和旁道两个不同时间的控制处理,使用vhdl语言编译,附有完整的报告及代码,我没有对我的信息进行删除,是希望大家能够诚实的利用这个代码,提高自身本领。-Digital circuit design of a traffic light with a main road and bypass roads are two different time control processing, using vhdl<xiaoyao9933> 在 2025-02-10 上传 | 大小:2.48mb | 下载:0
[VHDL编程] Decoder
说明:the decoder program are used to decode the data for 4:1 decoder using xilinix<prabakaran> 在 2025-02-10 上传 | 大小:1kb | 下载:0
[VHDL编程] encoder
说明:the encoder are designed to two for switchcase and if else function in verilog<prabakaran> 在 2025-02-10 上传 | 大小:2kb | 下载:0
[VHDL编程] mux
说明:the multiplexer program are designed 2:1 and 4:1 in verilog model<prabakaran> 在 2025-02-10 上传 | 大小:1kb | 下载:0
[VHDL编程] UART
说明:the uart transmitter and receiver are used to design the data transmission for 8bit sipo and piso in verilog<prabakaran> 在 2025-02-10 上传 | 大小:1kb | 下载:0
[VHDL编程] altera_up_avalon_irda
说明:Altera大学计划的红外通讯IP,avalon接口-Altera University Program of the infrared communication IP, avalon interface<Royal Wang> 在 2025-02-10 上传 | 大小:474kb | 下载:0