[VHDL编程] pgm

说明：uart vhdl code contains all the neceesary things for a uart of speed 2 mbps and has a fifo of 64 KB
<libin> 在 2025-04-17 上传 | 大小：201kb | 下载：0

[VHDL编程] FIR

说明：The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control
<dhanagopal> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] memory

说明：the memory program are used to design the fpga application for in very log module
<dhanagopal> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] registers

说明：in this coding are used to realize the synties and beherival modeling in vhdl
<dhanagopal> 在 2025-04-17 上传 | 大小：2kb | 下载：0

[VHDL编程] statemechine

说明：We are using parameters is the test bench and passing them to the state machine using parameter passing We are using tasks to control the flow of the testbench We are using hierarchical naming to access the state v
<dhanagopal> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：the uart model is used to design the synthies and beherival model in verilog fpga
<dhanagopal> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clock1

说明：多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能-multifuntional digital clock written in verilog
<sliversnake> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] acum_hdl

说明：phase accumolator in vhdl & test bench for it for dds-phase accumolator in vhdl & test bench for it for dds
<mina> 在 2025-04-17 上传 | 大小：3kb | 下载：0

[VHDL编程] tb_tx_modem

说明：test bench for tx modem to make simulation for ofdm based system
<jhonny> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] clockreverse

说明：数字钟 能实现倒计时 小时和分钟的调整 复位和暂停倒计时-clock
<lyy> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] xilinx_cable

说明：xilinx下载电缆原理图，用于自制下载电缆-xilinx download cable schematic
<www> 在 2025-04-17 上传 | 大小：19kb | 下载：0

[VHDL编程] fsm

说明：有限状态机工作原理、设计方法、步骤等精要说明-Finite state machine working principle, design method, such as Essentials of steps to explain
<www> 在 2025-04-17 上传 | 大小：3.04mb | 下载：0