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[VHDL编程] fifoed_avalon_uart9.1_applicaton
说明：用于Altera Avalon总线的、具有FIFO缓冲的Uart数据串口IP核以及应用于Nios2的、真正可运行的、容易移植的C代码。-Fifoed avalon uart IP core and C code for the IP core.<xmar> 在 2025-02-10 上传 | 大小：201kb | 下载：0
[VHDL编程] sqrt_LUT8
说明：Square root calculation: S=N^2+d using LUT-Square root calculation: S=N^2+d using LUT<Alex Seghedin> 在 2025-02-10 上传 | 大小：3kb | 下载：0
[VHDL编程] fifobaseddprammemory
说明：This file if about DPram based fifo storage... wirte and read in both ports<kumar> 在 2025-02-10 上传 | 大小：3kb | 下载：0
[VHDL编程] FIR
说明：The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control<dhanagopal> 在 2025-02-10 上传 | 大小：1kb | 下载：0
[VHDL编程] memory
说明：the memory program are used to design the fpga application for in very log module<dhanagopal> 在 2025-02-10 上传 | 大小：1kb | 下载：0
[VHDL编程] registers
说明：in this coding are used to realize the synties and beherival modeling in vhdl<dhanagopal> 在 2025-02-10 上传 | 大小：2kb | 下载：0
[VHDL编程] statemechine
说明：We are using parameters is the test bench and passing them to the state machine using parameter passing We are using tasks to control the flow of the testbench We are using hierarchical naming to access the state v<dhanagopal> 在 2025-02-10 上传 | 大小：1kb | 下载：0
[VHDL编程] uart
说明：the uart model is used to design the synthies and beherival model in verilog fpga<dhanagopal> 在 2025-02-10 上传 | 大小：1kb | 下载：0
[VHDL编程] clock1
说明：多功能数字钟实现闹铃，整点报时，校时，仿广播电台报时功能-multifuntional digital clock written in verilog<sliversnake> 在 2025-02-10 上传 | 大小：1kb | 下载：0