[VHDL编程] UART_VHDL_Verilog_Lattice

说明：本压缩包中含有串口程序的VHDL,Verilog，Lattice三种版本的代码，均已实现。在压缩包中，含有非常详细的串口的实现规格。各种版本的代码中，含有完成的源文件，测试文件，模拟文件。-This compressed package contains serial process VHDL, Verilog, Lattice three versions of the code, have been achieved. In the
<shishu> 在 2025-02-09 上传 | 大小：287kb | 下载：0

[VHDL编程] ADC_AMP

说明：VHDL code for ADC on Spartan 3E starter kit
<vuu> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] xb

说明：用汉宁窗设计一个FIR高通数字滤波器，满足以下参数要求：通带边界频率ωp=0.7π，通带内衰减函数αp=0.4dB；阻带边界频率Ωs=0.4π，阻带内衰减函数为αs=55dB。-With the Hanning window design an FIR high-pass digital filter to meet the requirements the following parameters: passband edge fre
<xbwu1> 在 2025-02-09 上传 | 大小：123kb | 下载：0

[VHDL编程] frehp

说明：基于频率抽样方法实现Ⅰ型FIR数字高通滤波器-Based on the frequency sampling method to achieve type Ⅰ FIR digital high-pass filter
<liguohong> 在 2025-02-09 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogExample

说明：此文件包含大量的verilog例程，对学习很有帮助。-verilog example
<aa> 在 2025-02-09 上传 | 大小：111kb | 下载：0

[VHDL编程] uart

说明：FPGA中的UART模块，调试通过的哦！！希望对大家有所帮助，呵呵。。。我用的是quartus7.2版本编写的，当然也有些copy网上的-FPGA in the UART modules, debugging through the Oh! ! We want to help, Hehe. . . I use the quartus7.2 version of the written, of course, also some copy
<单子奇> 在 2025-02-09 上传 | 大小：1.68mb | 下载：0

[VHDL编程] add_16bits

说明：這是16bits加法器,利用verilog程式撰寫-adder-19bts
<鍾潤宏> 在 2025-02-09 上传 | 大小：8kb | 下载：0

[VHDL编程] adder

说明：加法器程式設計,這是利用verilog寫的-adder
<鍾潤宏> 在 2025-02-09 上传 | 大小：10kb | 下载：0

[VHDL编程] RA

说明：ripple adder 程式撰寫,此利用verilog撰寫-ripple adder
<鍾潤宏> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] for_ws

说明：裡頭有加法器,全加器,rippple adder-full adder ,rippple adder
<鍾潤宏> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] divtest

说明：VHDL数字锁相环所用的分频器，需要的同学可以试一下。-fenpinqi
<张宁> 在 2025-02-09 上传 | 大小：32kb | 下载：0

[VHDL编程] an484_CN

说明：用MAX II CPLD，通过SMBus 实现GPIO 引脚扩展-With the MAX II CPLD, achieved through the SMBus pin GPIO expansion
<loge > 在 2025-02-09 上传 | 大小：220kb | 下载：0