[VHDL编程] DDS

说明：实现函数波形发生器的功能，内有用自己编的源代码实现的，也有用quartus的IP核实现的。-The realization of the function waveform generator function, useful for their own realization of the source code, it also uses the IP core quartus achieved.
<bluesky428> 在 2025-02-04 上传 | 大小：1.19mb | 下载：0

[VHDL编程] timeclock

说明：基于FPGA实现的简单的时钟，只具有时钟的基本功能。-FPGA-based realization of the simple clock, only the basic functions of the clock.
<bluesky428> 在 2025-02-04 上传 | 大小：1.97mb | 下载：0

[VHDL编程] checksum_master_onchip2.7z

说明：学习sopc builder当中自定制元件的最经典最全面的例子，绝对超值-Learning sopc builder customized component among the most classic examples of the most comprehensive, the absolute value
<韩向超> 在 2025-02-04 上传 | 大小：938kb | 下载：0

[VHDL编程] ourdev_185208

说明：本讲义主要是讲的Verilog语言，是东南大学讲义，可以对这门语言有个初步的了解。-The lectures are mainly talking about Verilog language, the Southeast University, notes that this language has a basic understanding of.
<fbin> 在 2025-02-04 上传 | 大小：580kb | 下载：0

[VHDL编程] key

说明：cyclone系列下，采用计数器现实案件消抖的verilog HDL语言源码-series under the cyclone, the consumer cases Buffeting counter the reality of the verilog HDL language source code! !
<wang > 在 2025-02-04 上传 | 大小：374kb | 下载：0

[VHDL编程] sdram_verilog

说明：sdram的使用，使用verilog HDL来实现对sdram的操作！对时序和语言功底有要求！-sdram use verilog HDL used to achieve operation of the sdram! On the timing and language skills required!
<wang > 在 2025-02-04 上传 | 大小：68kb | 下载：0

[VHDL编程] state

说明：verilog HDL下有限状态机（FSM），麻雀虽小，但五脏俱全！值得一看-under the verilog HDL Finite State Machine (FSM), the sparrow may be small, but is a fully-equipped! Worth a visit! !
<wang > 在 2025-02-04 上传 | 大小：58kb | 下载：0

[VHDL编程] instmemory

说明：Instruction memory in VHDL
<Abdelaziz> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Example-2-1

说明：编译过正确的fpga开发实例，很是适合也新手入门。fpga开发新手间的交流-fpga
<weili> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Example-3-1

说明：经过验证的经典实例，完全正确的。适合于入门新手的实例，仅供交流使用。-fpga exampe
<weili> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] CAST_sdr_sdram_ctrl-xact

说明：Single Data Rate Mobile SDRAM Controller Core with AHB Interface
<gosha> 在 2025-02-04 上传 | 大小：716kb | 下载：1

[VHDL编程] des_Vhdl

说明：VHDL & Verilog Synthesizable model of the Data Encryption Standard (DES)
<changjc> 在 2025-02-04 上传 | 大小：46kb | 下载：0