[VHDL编程] maichongceliang

说明：对于已获得的脉冲包络采样序列，需测量的脉冲特征参数主要有：脉冲幅值(PA)、脉冲到达时间(TOA)和脉冲宽度(PW)。实际测量中，脉冲波形的形状是各种各样的，但其主要的参数有脉冲幅度、脉冲宽度、脉冲周期、脉冲占空比、脉冲前沿(上升时间)、脉冲后沿(下降时间)、脉冲上冲、脉冲下冲、脉冲下垂、脉冲顶部不平度等，脉冲参数的计量主要就是对这些参数进行计量。本程序包实现基于FPGA实现脉冲宽度和重复周期的测量。-Who have access t
<求学> 在 2025-02-03 上传 | 大小：5kb | 下载：0

[VHDL编程] video_systems_latest.tar

说明：This file is for implenet H.264 on FPGAs.
<mehrdad> 在 2025-02-03 上传 | 大小：437kb | 下载：0

[VHDL编程] I2C

说明：FPGA数字电子系统设计与开发实例导航--I2C-FPGA digital electronic systems design and development of navigation example- I2C
<刘英超> 在 2025-02-03 上传 | 大小：208kb | 下载：0

[VHDL编程] UART

说明：FPGA数字电子系统设计与开发实例导航--UART-FPGA digital electronic systems design and development of navigation example- UART
<刘英超> 在 2025-02-03 上传 | 大小：22kb | 下载：0

[VHDL编程] USB

说明：FPGA数字电子系统设计与开发实例导航--USB-FPGA digital electronic systems design and development of navigation example- USB
<刘英超> 在 2025-02-03 上传 | 大小：137kb | 下载：0

[VHDL编程] verilog

说明：经典verilog实例，将近130多个。包含大部分设计基础实例，有益于初学者学习。-Classic example of verilog, nearly more than 130. Contains examples of most of the design basis, the benefit of beginners learning.
<liuchao> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：经典verilog实例，将近130多个。包含大部分设计基础实例，有益于初学者学习。-Classic example of verilog, nearly more than 130. Contains examples of most of the design basis, the benefit of beginners learning.
<liuchao> 在 2025-02-03 上传 | 大小：20kb | 下载：0

[VHDL编程] risc8_tar

说明：用Verilog HDL完整的写出了cpu -Using Verilog HDL to write a complete cpu
<junhong> 在 2025-02-03 上传 | 大小：133kb | 下载：0

[VHDL编程] dds_test

说明：使用图形编辑法（block模式）编写的全套DDS部分，应用于FPGA，开发环境为QuartusII。形象直观，用户可以直接生成代码另行应用-The use of graphic editing method (block mode) part of the preparation of the full range of DDS used in FPGA, the development environment QuartusII. V
<wanghaosen> 在 2025-02-03 上传 | 大小：3.94mb | 下载：0

[VHDL编程] VGA123342

说明：该段代码非常详细的描述了VGA显示器怎样用VHDL来描述。-The above code is very detailed descr iption of the VGA display to describe how to use VHDL.
<张焕> 在 2025-02-03 上传 | 大小：2kb | 下载：0

[VHDL编程] count64

说明：将5MHz时钟信号分频后得到1.6/3.2秒可选的同步信号，还可接外接同步信号对其进行强制同步-To 5MHz frequency clock signal 1.6/3.2 seconds after the optional sync signal, external sync signal can then be forced synchronization
<jiangco> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] sWave

说明：正弦波，Verilog波形发生器，很好的东西-Sine wave, Verilog waveform generator, a good thing
<yanppf> 在 2025-02-03 上传 | 大小：1.33mb | 下载：0