[VHDL编程] MAXPLUS

说明：一个非常有用的CPLD开发程序，对开发有兴趣的你们，赶快进来吧-A very useful CPLD development process of the development you are interested, hurry Come
<haongodng> 在 2025-01-23 上传 | 大小：884kb | 下载：0

[VHDL编程] EXA01

说明：一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能 -VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
<haongodng> 在 2025-01-23 上传 | 大小：41kb | 下载：0

[VHDL编程] EXA02

说明：一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
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[VHDL编程] EXA03

说明：一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
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[VHDL编程] EXA04

说明：一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
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[VHDL编程] EXA05

说明：一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能-VHDL CPLD on the development of experimental procedures, through the use of max+ plus run the program, the experimental implementation-related features
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[VHDL编程] Count_Decount

说明：c est un compteur et decompteur en vhdl
<saif> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Rs232sourcecode

说明：Working RS232 controller running at 9600 Hz. Consist of Transmitter and Receiver Module. Tested in FPGA Spartan 3 Included files for testing at FPGA - Scan4digit .vhd - to display at 7 sgement display - D4to7
<Ikki> 在 2025-01-23 上传 | 大小：5kb | 下载：0

[VHDL编程] data_rom

说明：生成一个正弦波，使用vhdl中的宏功能模块-Generate a sine wave, the use of VHDL in the macro function modules
<zts> 在 2025-01-23 上传 | 大小：2kb | 下载：0

[VHDL编程] Avt3S400A_Eval_MB_parallel_flash_v10_1_01

说明：FPGA 并行NOR FLash的操作相关，很实用的，基于Xilinx SPartan-3 -FPGA parallel operation of NOR FLash related, it is practical, based on the Xilinx SPartan-3
<沈煌辉> 在 2025-01-23 上传 | 大小：13.04mb | 下载：0

[VHDL编程] adder

说明：高达16位加法器的实现，工作环境在ISE，modesim，该例程较为详细！-Up to 16-bit adder implementation, the working environment at ISE, modesim, the more detailed routines!
<马高望> 在 2025-01-23 上传 | 大小：50kb | 下载：0

[VHDL编程] lcd_verilog

说明：利用verilogＨＤＬ语言实现ＬＣＤ的驱动编程-Use of language implementation verilogHDL drive LCD programming
<backoff> 在 2025-01-23 上传 | 大小：415kb | 下载：0