[VHDL编程] Figure_Models

说明：James Armstrong VHDL Design , source code
<真名> 在 2024-12-24 上传 | 大小：45kb | 下载：0

[VHDL编程] des-verilog

说明：des加密算法的verilog语言的实现-des encryption algorithm to achieve the Verilog language
<杨云丰> 在 2024-12-24 上传 | 大小：66kb | 下载：1

[VHDL编程] clock_time

说明：本文件解压后clock_time.vhd采用编程环境maxplusII，完成时间秒定时、记时，设置时间秒、声光报警等功能。-this document unpacked clock_time.vhd maxplusII use programming environment, the time for completion seconds timing, Hutchison, the set-up time seconds, sound
<阿兰> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 示例（vhdl）

说明：vhdl 实例 通过实例学习vhdl 编程-VHDL examples examples to learn VHDL programming
<joan> 在 2024-12-24 上传 | 大小：76kb | 下载：0

[VHDL编程] UART设计参考

说明：软 件 设 计 者 必 看 UART 设计 参考-software designers Watchable UART reference design
<joan> 在 2024-12-24 上传 | 大小：93kb | 下载：0

[VHDL编程] ClkScan

说明：此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现- This design uses Verilog the HDL hardware language design, realizes on the palm space development b
<> 在 2024-12-24 上传 | 大小：896kb | 下载：0

[VHDL编程] qdq_new

说明：采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路- Uses Verilog the HDL design, obtains the realization basis on the palm space intelligence development board to snatch the answering principle, the en
<> 在 2024-12-24 上传 | 大小：64kb | 下载：0

[VHDL编程] second&clk

说明：开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路-Development system using the clock signal frequency is 20MHz, the design can be counter to its count, includin
<> 在 2024-12-24 上传 | 大小：329kb | 下载：0

[VHDL编程] Music_altera

说明：
<> 在 2024-12-24 上传 | 大小：637kb | 下载：0

[VHDL编程] SPI串口的内核实现spicore

说明：SPI串口的内核实现spicore SPI串口的内核实现spicore-SPI string mouth essence realizes spicore the SPI string mouth essence to realize spicore the SPI string mouth essence to realize spicore
<lfq> 在 2024-12-24 上传 | 大小：6kb | 下载：0

[VHDL编程] cpld_bus

说明：
<hamlemon> 在 2024-12-24 上传 | 大小：213kb | 下载：0

[VHDL编程] Convolutional encoding and Viterbi decoding with k

说明：卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2 -convolutional coding and Viterbi decoding when K 7:00 for reference convolutional encoding and Viterbi decoding with k 1 2 7 rate
<周小川> 在 2024-12-24 上传 | 大小：248kb | 下载：0