[VHDL编程] plj

说明：程序用VHDL实现： 利用一秒定时测量频率 并且显示，范围0~-VHDL 0~
<刘赛> 在 2024-12-23 上传 | 大小：134kb | 下载：0

[VHDL编程] pinglvhecheng

说明：程序用VHDL实现： 频率合成，DDS 主要调用LPM-procedures using VHDL : frequency synthesis, DDS major call LPM
<刘赛> 在 2024-12-23 上传 | 大小：142kb | 下载：0

[VHDL编程] cpld

说明：cpld与单片机接口设计,利于电子设计及应用- Interface design between microprocessor and cpld ,suit for IC design and application
<宋健> 在 2024-12-23 上传 | 大小：8kb | 下载：0

[VHDL编程] CORDIC

说明：用verilog写的CORDIC算法实现，很适合做超越函数的运算。通常用于实现正弦乘法，或者坐标变换。-The cordic arithmetic implemented by verilog is adapted to exceed function.It is usually used to implement sine multiplication or coordinate tuansform.
<diskmps> 在 2024-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] and_or

说明：veilog 代码 用户可以直接调用，作为底层模块。同时已经编译成功，可以作为基本单元库。-veilog code user can derict use it for the base mode.
<宋昆仑> 在 2024-12-23 上传 | 大小：3kb | 下载：0

[VHDL编程] arbit

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2024-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] backward

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2024-12-23 上传 | 大小：3kb | 下载：0

[VHDL编程] bidir

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2024-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] bin2gry

说明：verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
<宋昆仑> 在 2024-12-23 上传 | 大小：4kb | 下载：0

[VHDL编程] PCI_PIO

说明：不足20元的PCI设计，含ABEL源代码。-PCI design less than 20Yuan ,including ABEL code
<kata> 在 2024-12-23 上传 | 大小：180kb | 下载：0

[VHDL编程] Verilog2C++

说明：将Verilog代码转换成C++代码的软件，C源代码。-soft for changing Verilog code to c++ code ,c code
<kata> 在 2024-12-23 上传 | 大小：41kb | 下载：0

[VHDL编程] anjian

说明：按键输入模块（key）： --可编程延时发生器（数字同步机）的前端输入模块：0－9十个数字键按键输入模块原型 --前端模块：消抖 --对i0－i9十个输入端的两点要求： --（1）输入端要保证一段时间的稳定高电平 --（2）不能同时按下两个或多于两个的键 --后级模块：1、编码；2、可变模计数器 --编码模块：8线－4线（0－8 BCD码） --可变模计数器模块：以编码模块输出的32位BCD码为模值-bu
<汪汪> 在 2024-12-23 上传 | 大小：2kb | 下载：0