[VHDL编程] alu

说明：用VHDL实现8种运算的ALU，带鱼不带符号的加减乘除，与或异或和求反-Use VHDL to achieve the eight kinds of computing ALU, hairtail unsigned addition and subtraction, multiplication and division, with or XOR and seek anti-
<helen> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] a

说明：ADPLL of high level phase locked loop
<bc> 在 2025-01-20 上传 | 大小：1.4mb | 下载：0

[VHDL编程] rs232_rec5

说明：VHDL语言实现的穿行通讯，可实现闭环操作，通讯过程中每个bit位采样3次，保证数据准确。-VHDL language achieved through communication, can realize the closed-loop operation, communication process each bit digital sampling 3 times to ensure accurate data.
<> 在 2025-01-20 上传 | 大小：529kb | 下载：0

[VHDL编程] 111

说明：51单片机设计的电子密码锁 -51 Single-chip design of the electronic code lock
<张明明> 在 2025-01-20 上传 | 大小：11kb | 下载：0

[VHDL编程] pll

说明：收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计.-Collection of digital phase-locked loop design articles related articles. Mainly VHDL design languages.
<gk> 在 2025-01-20 上传 | 大小：9.61mb | 下载：0

[VHDL编程] USB

说明：USB源代码，基于VHDL语言编写，在QuartusII上面已验证其功能-USB source code, based on the VHDL language, verified in QuartusII above its function
<周> 在 2025-01-20 上传 | 大小：5kb | 下载：0

[VHDL编程] divider

说明：该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字-The module for the divider, the clock frequency 1KHz frequency per minute into the first clock frequency In fact, the source can be any integer frequenc
<Tomy Lee> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] DDR_SDRAM_controller

说明：ddr sdram 的vhdl实现，包括各个模块的实现以及仿真文件-ddr sdram realization of VHDL, including the realization of each module as well as the simulation file
<shroy> 在 2025-01-20 上传 | 大小：998kb | 下载：0

[VHDL编程] dianji

说明：QuartusII环境下，用于upds实验板的三相六拍电机-QuartusII environment, for the three-phase experimental board upds shot six motor
<陈晨> 在 2025-01-20 上传 | 大小：1kb | 下载：0

[VHDL编程] XilinxisdisclosingthisSpecification

说明：Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的设计”描述将 TI TMSC6000 EMIF 连接到 Virtex?-II 系列或 Spartan?-3 FPGA 的实现。 ? 第 3 章“Virtex-4 FP
<xujj> 在 2025-01-20 上传 | 大小：654kb | 下载：0

[VHDL编程] FSCQ1565RP

说明：FSCQ1565RP J TAG驱动算法是MCU 以J TAG模式配置FPGA 的关 键。算法调用SVF 配置文件,解释其中的语法规范,生成严 格的TAP 总线时序,驱动MCU 的通用I/ O 管脚来完成对 FPGA 的配置。其中TAP 时序是算法设计和实现调试的一 个主要方面,时序关系[ 2 ]如图3 所示。-FSCQ1565RPJ TAG-driven algorithm is MCU to configure
<xujj> 在 2025-01-20 上传 | 大小：1.09mb | 下载：0

[VHDL编程] examples

说明：verlog编程135例，对于初学者很有帮助-135 cases of programming verlog, very helpful for beginners
<131254> 在 2025-01-20 上传 | 大小：111kb | 下载：0