[VHDL编程] Chapter

说明：xilinx公司的FPGA实现数字视频信号处理器。语言是VHDL。-Xilinx FPGA to achieve the company
<张浩> 在 2024-11-20 上传 | 大小：10kb | 下载：0

[VHDL编程] ref-sdr-sdram-verilog

说明：SDRAM的vegilog代码，做一个SDRAM的封装成为SRAM一样进行操作。一个顶层文件下由三个模块-SDRAM
<吴厚航> 在 2024-11-20 上传 | 大小：701kb | 下载：0

[VHDL编程] counter

说明：verilog写的频率计程序的计数模块,-Verilog written procedures for counting frequency meter module,
<chen> 在 2024-11-20 上传 | 大小：142kb | 下载：0

[VHDL编程] dispdecoder

说明：verilog写的数字频率计的显示模块,可以-written in Verilog Digital Cymometer display module can be
<chen> 在 2024-11-20 上传 | 大小：109kb | 下载：0

[VHDL编程] gate_control

说明：verilog写的数字频率计的控制模块,对程序进行控制-written in Verilog digital frequency meter control module, the program control
<chen> 在 2024-11-20 上传 | 大小：95kb | 下载：0

[VHDL编程] dispselect

说明：verilog写的数字频率计的选择模块,用与显示的选择-written in Verilog digital frequency meter option module, used and display options
<chen> 在 2024-11-20 上传 | 大小：81kb | 下载：0

[VHDL编程] CHWCNTACORA

说明：VHDL编程语言设计，显示灯，显示VHDL字样。-VHDL programming language design, indicator lights, indicating the word VHDL.
<张永强> 在 2024-11-20 上传 | 大小：8kb | 下载：0

[VHDL编程] hdl

说明：这是用Verilog HDL写的可调占空比分频控制器，可以挂在Avalon总线上使用-This is written in Verilog HDL with adjustable duty cycle frequency controller, can be hung on the Avalon bus use
<阿明> 在 2024-11-20 上传 | 大小：5kb | 下载：0

[VHDL编程] DE2Project_restored

说明：一个完整的设计DE2_project,希望对大家有所帮助，谢谢ok-A complete design DE2_project, everyone would like to be helpful, thank you ok
<jiayue> 在 2024-11-20 上传 | 大小：18.79mb | 下载：0

[VHDL编程] dds

说明：基于VHDL+FPGA的DDS信号发生设计，已经通过调式-Based on VHDL+ FPGA design of the DDS signal has been through mode
<陈阳> 在 2024-11-20 上传 | 大小：547kb | 下载：0

[VHDL编程] EX

说明：Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are sync
<hugo> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] 1_LAB

说明：Top module name : SHIFTER (File name : SHIFTER.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are sync
<hugo> 在 2024-11-20 上传 | 大小：5.84mb | 下载：0