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[VHDL编程] Design_of_Programmable_Music_Generator
说明:根据音乐发生的机理,将复杂可编程逻辑器件作为发生音乐的核心器件,用高速集成电路硬件描述语言编程描述发生的音乐乐谱,配合周边硬件电路,由电声转换发声器接收信号,从而发出音乐声,实验表明,采用该方法设计的音乐发生器成本低、修改方便-Music took place in accordance with the mechanism of complex programmable logic device, as occurred in the<shenshunan> 在 2024-11-20 上传 | 大小:189kb | 下载:0
[VHDL编程] FFT_ip_veriolg_code
说明:ip核的FFTverilog源代码,说明不是很具体-ip nuclear FFTverilog source code, that is not very specific<james_chan> 在 2024-11-20 上传 | 大小:34kb | 下载:0
[VHDL编程] classic_Verilog
说明:国外经典verilog代码,很适合初学者,其中的有些概念对老手也可以考虑下-Foreign classic Verilog code, it is suitable for beginners, of which some of the concept of a veteran may also want to consider under the<james_chan> 在 2024-11-20 上传 | 大小:63kb | 下载:0
[VHDL编程] sdram
说明:vhdl 编写的sdram controler, 双通道-VHDL prepared sdram controler, dual-channel<chenchungen> 在 2024-11-20 上传 | 大小:3kb | 下载:0
[VHDL编程] dianzishezhong
说明:电子时钟 EDA 基本要求: 24小时计数显示; 具有校时功能(时,分) 附加要求 1、秒表功能(复位,计时-Electronic clock EDA basic requirements: a 24-hour count showed with a school function (hours, minutes,) Additional requirement 1, stopwatch functions (re<Jaman> 在 2024-11-20 上传 | 大小:3kb | 下载:0