资源列表

« 1 2 ... .92 .93 .94 .95 .96 3997.98 .99 .00 .01 .02 ... 4311 »

[VHDL编程URAT

说明:在ISE环境下,用VHDL语言实现RS232串口设计,实现串口通信。通过串口调试工具向 0000000UART发送16进制数,FPGA将UART接收到的串行数据转换为并行数据,并在8个 LED灯上输出显示;同时,并行数据又被重新转换为串行数据,重新送给RS-232接口,并在 串口调试工具上再次显示,SW0为复位键。 比如:串口调试工具发送两位16进制数,然后能在LED上显示,并且重新在串口调试工 具上显示。串口调试工
<panda> 在 2024-11-14 上传 | 大小:394kb | 下载:0

[VHDL编程count

说明:本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟,计数器进行加计数,并利用数码管进行显示,当计数到9999 时,从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时,计数器归0,当开关拨至低电平时,计数器开始计数。 该电路包括分频电路,计数器电路,二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr ip
<panda> 在 2024-11-14 上传 | 大小:464kb | 下载:0

[VHDL编程up_counter_8

说明:Code for 8bit up counter in Verilog
<zsan> 在 2024-11-14 上传 | 大小:42kb | 下载:0

[VHDL编程Rising_edge_detect

说明:Rise edge detect code in Verilog
<zsan> 在 2024-11-14 上传 | 大小:115kb | 下载:0

[VHDL编程decoder_38

说明:FPGA实验,基于VHDL语言的一个38译码器,实测效果非常好,请各位多多指教-FPGA experiment, based on the VHDL language a decoder 38, actual effect is very good, please advice
<张鹏飞> 在 2024-11-14 上传 | 大小:113kb | 下载:0

[VHDL编程dig_watch

说明:fpga实验,基于VHDL语言的数字跑表设计,其中包含有存储模块。-Fpga experiment, the digital stopwatch designed based on VHDL language, which contains a storage module.
<张鹏飞> 在 2024-11-14 上传 | 大小:3.06mb | 下载:0

[VHDL编程led_river

说明:FPGA实验,基于VHDL语言的流水灯程序设计,采用分模块设计思路。下载到板子上测试通过。-FPGA experiment, water lamp program design based on VHDL language, using modular design train of thought.Downloaded to the board on the test pass.
<张鹏飞> 在 2024-11-14 上传 | 大小:194kb | 下载:0

[VHDL编程miaobiao

说明:FPGA课程实验,基于xinlix实验平台的秒表程序实现,下载到实验板上,测试通过。-FPGA experiment, the experiment platform based on xinlix stopwatch program implementation, download to experiment, the test pass.
<张鹏飞> 在 2024-11-14 上传 | 大小:156kb | 下载:0

[VHDL编程shumaguan

说明:FPGA课程实验代码,基于xinlix实验开发平台的数码管显示学号完整程序,下载到实验板,测试通过。-FPGA experiment courses code, based on xinlix experimental platform of digital tube display full program student id, download to experiment board, the test pass.
<张鹏飞> 在 2024-11-14 上传 | 大小:185kb | 下载:0

[VHDL编程bresenham_algorithm

说明:This a project which contains a verilog code for Bresenham algorithm for linear interpolation, the code is tested using isim simulator.
<shahbaaz> 在 2024-11-14 上传 | 大小:11.04mb | 下载:0

[VHDL编程QAM

说明:16QAM调制 基于vivado环境下16QAM调制 -16QAM modulation
<张会彬> 在 2024-11-14 上传 | 大小:5.55mb | 下载:0

[VHDL编程spi_verilog

说明:spi通信协议的设计参考,对于初学者可以以此为参考进行设计,代码可在仿真软件中验证(modelsim、VCS等)。-Spi communication protocol design reference for beginners can be used as a reference design, the code can be verified in the simulation software (modelsim, VCS, e
<bobby> 在 2024-11-14 上传 | 大小:8kb | 下载:0
« 1 2 ... .92 .93 .94 .95 .96 3997.98 .99 .00 .01 .02 ... 4311 »

源码中国 www.ymcn.org